Книга: Компьютерная схемотехника

Компьютерная схемотехника

Содержание

1. ВВЕДЕНИЕ

2. ДИСКРЕТИЗАЦИЯ АНАЛОГОВЫХ СИГНАЛОВ

2.1 Квантование по уровню

2.2 Квантование по времени

2.3 Квантование по уровню и по времени

2.3.1 Расчет погрешности АЦП

2.3.2 Выбор величины шага квантования по времени

3. ПРИМЕНЕНИЕ АЛГЕБРЫ ЛОГИКИ (БУЛЕВОЙ АЛГЕБРЫ) ПРИ АНАЛИЗЕ И СИНТЕЗЕ ЦИФРОВЫХ ЭЛЕКТРОННЫХ УСТРОЙСТВ

3.1 Определение и способы задания переключательных функций

3.2 Переключательные функции одной переменной (n=1)

3.3 Переключательные функции двух переменных (n=2)

3.4 Базисные логические функции

3.5 Принцип двойственности булевой алгебры

3.6 Основные тождества булевой алгебры

3.7 Основные законы и теоремы булевой алгебры

3.7.1 Законы

3.7.2 Теоремы

3.8 Совершенная дизъюнктивная нормальная форма (СДНФ) записи булевых выражений

3.9 Дизъюнктивная нормальная форма (ДНФ)

3.10 Совершенная конъюнктивная нормальная форма (СКНФ) записи булевых выражений

3.11 Конъюнктивная нормальная форма (КНФ)

3.12 Минимизация логических функций

3.12.1 Алгебраический способ минимизации ПФ

3.12.2 Минимизация ПФ с использованием диаграмм Вейча (карт Карно)

3.12.2.1 Минимизация ПФ с помощью диаграмм Вейча

3.12.2.1.1 Общие правила минимизации

3.12.2.1.2 Примеры минимизации ПФ с помощью диаграмм Вейча

3.12.2.2 Минимизация ПФ с помощью карт Карно

4. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ

4.1 Инвертор (логический элемент НЕ)

4.2 Конъюнктор (логический элемент И)

4.3 Дизъюнктор (логический элемент ИЛИ)

4.4 Повторитель

4.5 И–НЕ

4.6 ИЛИ–НЕ

4.7 Исключающее ИЛИ

4.8 Сложение по модулю два (нечетность)

4.9 Сложение по модулю два с отрицанием (четность)

4.10 Эквивалентность

4.11 Неэквивалентность

4.12 И–ИЛИ–НЕ

4.13 Запрет

4.14 Логические элементы с открытым коллектором

4.15 Логические элементы с третьим состоянием

5. РЕАЛИЗАЦИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ в разных базисах

5.1 Базисные наборы ЛЭ и их взаимосвязь

5.2 Реализация логических функций в различных базисах

5.2.1 Реализация элемента “Равнозначность” (исключающее ИЛИ - НЕ)

5.2.2 Реализация элемента “Неравнозначность” (исключающее ИЛИ, сумма по модулю два)

5.2.3 Реализация элемента “Запрет”

5.2.4 Реализация многобуквенных логических функций на элементах с небольшим количеством входов

6. ПАРАМЕТРЫ И ХАРАКТЕРИСТИКИ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ (ИМС)

6.1 Коэффициент объединения по входу (Коб)

6.2 Коэффициент разветвления по выходу (Краз)

6.3 Статические характеристики

6.4 Помехоустойчивость

6.5 Динамические характеристики и параметры

6.6 Вид реализуемой логической функции

6.7 Потребляемые токи и мощность

6.8 Входные и выходные токи, напряжения

6.9 Пороговые напряжения

6.10 Допустимые значения основных параметров

7. БАЗОВЫЕ ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ

7.1 Базовый ТТЛ (ТТЛШ) - элемент И-НЕ

7.2 Базовый ЭСЛ - элемент ИЛИ/ИЛИ-НЕ

7.3 Базовый КМОП-элемент ИЛИ-НЕ

8. ГЕНЕРАТОРЫ ТАКТОВЫХ ИМПУЛЬСОВ (ГТИ) на логических элементах

8.1 ГТИ на двух инверторах

8.2 ГТИ на 3-х инверторах

9. ФУНКЦИОНАЛЬНЫЕ УСТРОЙСТВА КОМПЬЮТЕРНОЙ (ЦИФРОВОЙ) ЭЛЕКТРОНИКИ

9.1 Комбинационные цифровые устройства (КЦУ)

9.1.1 Анализ и синтез КЦУ

9.1.1.1 Анализ КЦУ

9.1.1.2 Синтез КЦУ

9.1.2 Типовые КЦУ

9.1.2.1 Шифраторы и дешифраторы

9.1.2.1.1 Шифраторы двоичного кода

9.1.2.1.2 Шифраторы двоично-десятичного кода

9.1.2.1.3 Дешифраторы двоичного кода

9.1.2.1.4 Дешифратор BCD-кода в семисегментный код

9.1.2.1.4.1 Семисегментные индикаторы на светодиодах

9.1.2.2 Мультиплексоры и демультиплексоры

9.1.2.2.1 Мультиплексоры

9.1.2.2.2 Демультиплексоры

9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)

9.1.2.3 Сумматоры и полусумматоры

9.1.2.4 Устройства контроля четности (УКЧ)

9.1.2.5 Цифровые компараторы

9.1.3 Использование для проектирования КЦУ мультиплексоров, дешифраторов и постоянных запоминающих устройств

9.1.3.1 Построение КЦУ на мультиплексорах

9.1.3.2 Построение КЦУ на дешифраторах

9.1.3.3 Построение КЦУ на постоянном запоминающем устройстве (ПЗУ)

9.2 Последовательностные цифровые устройства

9.2.1 Триггеры

9.2.1.1 Триггеры на логических элементах

9.2.1.1.1 RS - триггеры

9.2.1.1.1.1 Асинхронные RS - триггеры

9.2.1.1.1.2 Синхронные RS - триггеры

9.2.1.1.2 Т-триггеры (триггеры со счетным входом)

9.2.1.1.3 D-триггеры (триггеры задержки)

9.2.1.1.4 JK-триггеры

9.2.1.2 Триггеры в интегральном исполнении

9.2.2 Регистры

9.2.2.1 Параллельные регистры

9.2.2.2 Последовательные (сдвигающие) регистры

9.2.2.3 Регистры сдвига

9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры

9.2.2.5 Регистры в интегральном исполнении

9.2.3.1 Асинхронный суммирующий двоичный счетчик с последовательным переносом

9.2.3.2 Асинхронный вычитающий двоичный счетчик с последовательным переносом

9.2.3.3 Асинхронные реверсивные двоичные счетчики с последовательным переносом

9.2.3.4 Синхронный счетчик со сквозным переносом

9.2.3.5 Десятичные счетчики

9.2.3.6 Счетчики в интегральном исполнении

9.2.4 Делители частоты

9.2.5 Распределители

10. СВЯЗЬ МП-РА И ОМЭВМ С АНАЛОГОВЫМ ОБЪЕКТОМ УПРАВЛЕНИЯ И С ПК

10.1 Структура типичной локальной микропроцессорной системы управления (ЛМПСУ)

10.1.1 Назначение и схемная реализация отдельных узлов ЛМПСУ

10.1.1.1 Аналоговый мультиплексор (АМПС)

10.1.1.2 Устройство выборки-хранения (УВХ)

10.1.1.3 Аналого-цифровой преобразователь (АЦП)

10.1.1.4 Ведомая однокристальная микроЭВМ (ОМЭВМ)

10.1.1.5 Шинный формирователь (ШФ)

10.1.1.6 Регистры (Рг1...Рг3)

10.1.1.7 Схемы согласования уровней (ССУ1...ССУ3)

10.1.1.8 Цифро-аналоговые преобразователи (ЦАП1...ЦАП3)

10.2 Применение АЦП и УВХ при вводе аналоговой информации в МПС

10.2.1 Расчет АЦП

10.2.2 АЦП К1113 ПВ1

10.2.2.1 Описание микросхемы К1113 ПВ1

10.2.2.2 Расчет микросхемы К1113 ПВ1

10.2.2.3 Ввод данных от АЦП в МПС через ППИ в режиме 0

10.2.3 Устройство выборки и хранения (УВХ)

10.2.3.1 Обоснование применения УВХ

10.2.3.2 Принцип действия, схема и основные параметры УВХ

10.2.3.3 Функциональные возможности и схема включения микросхемы УВХ К1100СК2 (КР1100СК2)

10.2.4 АЦП MAX154

10.2.4.1 Описание микросхемы MAX154. Временные диаграммы и режимы работы

10.2.4.2 Расчет АЦП MAX154

10.3 Применение ЦАП при выводе цифровой информации из МПС

10.3.1 Расчет ЦАП на матрице R-2R c суммированием токов

10.3.2 ЦАП К572 ПА1

10.3.2.1 Описание микросхемы К572 ПА1

10.3.2.2 Расчет ЦАП К572 ПА1

10.3.3 ЦАП MAX506

10.3.3.1 Описание микросхемы MAX506

10.3.3.2 Расчет ЦАП MAX506

10.4 Особенности аппаратной и программной реализации модуля АЦП-ЦАП МПС

10.4.1 Аппаратный уровень

10.4.2 Программный уровень

10.5 Обмен между МП-м (ОМЭВМ) и ПК по последовательному каналу связи с помощью интерфейса RS-232С

10.5.1 Устройство асинхронное программируемое приёмопередающее (УАПП)

10.5.2 Устройство преобразования уровней (УПУ)

10.5.3 Разъём RS-232С

10.5.4 Буферный регистр адреса RS-232C

10.5.5 Шинный формирователь

10.6 Выбор и расчет датчиков, нормирующих преобразователей и фильтров нижних частот (ФНЧ)

10.6.1 Выбор и расчет датчиков и нормирующих преобразователей

10.6.1.1 Выбор датчиков

10.6.1.2 Выбор нормирующих преобразователей

10.6.2 Выбор ФНЧ

10.6.3 Расчет ФНЧ

10.7 Разработка схемы алгоритма и управляющей программы

СПИСОК ЛИТЕРАТУРЫ

1 .ВВЕДЕНИЕ

Одной из основных задач компьютеризированных систем управления и автоматики (информационно-управляющих систем) является передача, преобразование и обработка информации. Главное звено подобных систем – источник информации, от которого поступают сведения о контролируемом объекте (информация). Последняя передается в виде сообщений, которые представляются последовательностью чисел в той или иной системе счисления. Такой процесс отображения информации называется кодированием, а сообщения, представленные тем или иным кодом, называются дискретными сообщениями.

Поскольку основным элементом современных информационно-управляющих систем является компьютер (микропроцессор, однокристальная микроЭВМ, персональная ЭВМ), то обработка информации ведется в цифровом виде, и дискретные сообщения обычно представляются двоичным кодом (ДК). Код – это правило, в соответствии с которым дискретное сообщение представляется в виде чисел в определенной системе счисления. В цифровой электронике помимо ДК используются десятичные, восьмеричные и шестнадцатеричные коды.

Название кода определяется системой счисления, используемой для представления сообщений. Подробно основные системы счисления, применяемые в цифровой электронике и микропроцессорной технике, рассматриваются в [3, 5, 19].

Ниже остановимся на нескольких основных терминах, которые будут использоваться нами в дальнейшем.

Система счисления (СС) - способ записи чисел при помощи определенных знаков, чаще всего арабских цифр, но иногда и латинских букв, например, шестнадцатеричная система счисления.

Основание СС - определяется числом символов, используемых в системе счисления. Например, двоичная система счисления имеет основание два, десятичная - десять и т. д.

Разрядность чисел . Каждое число характеризуется количеством разрядов. Разряд - это место, которое занимает цифра (буква) в числе. Крайний правый разряд в числе называют нулевым (начальным, младшим или младшим значащим разрядом (МЗР)). Если количество разрядов равно n , то крайний левый разряд называют (n-1 )-м (старшим или старшим значащим разрядом (СЗР)).

Вес разряда . Равен основанию СС, возведенном в степень, равную номерам разрядов, которые нумеруются от 0 до (n-1). Например, если рассмотреть 3-х разрядное десятичное число, то веса его разрядов равны:

нулевого - 100 = 1;

первого - 101 = 10;

второго - 102 = 100;

Аналогично веса трехразрядного двоичного числа равны:

нулевого - 20 = 1;

первого - 21=2;

второго - 22=4.

Веса используются для определения десятичного эквивалента чисел. Например, десятичный эквивалент двоичного числа 10110 равен:

1×24 + 0×23 + 1×22 + 1×21 + 0×20 = 22

Числа, представленные в двоичной системе счисления (двоичным кодом), должны содержать справа от МЗР латинскую букву В , в десятичной системе - D , шестнадцатеричной - H . Если буква отсутствует, то по умолчанию компьютер (микропроцессор) считает число, представленным в десятичной системе счисления.

Для передачи сообщений используются определенные физические процессы (сигналы), однозначно отображающие передаваемое сообщение с заданной точностью. В цифровой (компьютерной) электронике используются цифровые сигналы, которые принимают один из двух уровней (значений): низкий и высокий. Низкий уровень сигнала называют нулевым (нулем), а высокий - единичным (единицей). Такое представление сигналов имеет место в так называемой “положительной логике”. Иногда используется “отрицательная логика”, в которой низкий уровень сигнала называют единицей, а высокий - нулем.

2.ДИСКРЕТИЗАЦИЯ АНАЛОГОВЫХ СИГНАЛОВ

В информационно-управляющих системах часто возникает задача обработки аналоговых сообщений, снимаемых с аналоговых датчиков. Для ввода такой информации в компьютер, ведущий обработку в цифровом виде, осуществляется дискретизация (квантование) аналоговых сигналов.

Различают 3-и вида дискретизации:

- по уровню;

- по времени;

- по уровню и времени (комбинированная).

Рассмотрим каждый из названных видов квантования более подробно.

2.1 Квантование по уровню

Предположим, что информация отображается аналоговым (непрерывным) напряжением U(t) , которое медленно изменяется по закону, представленному на рисунке 2.1.

Мгновенные значения этого напряжения лежат в диапазоне ((Umin=0)…Umax). При выполнении операции квантования по уровню диапазон изменения значений непрерывной величины разбивается на ряд уровней Nу , включая нулевой. Число Nу определяется из выражения

, (2.1)

где ∆U – величина шага квантования по уровню. Последняя является постоянной величиной (∆U = const) и определяется требуемой погрешностью дискретизации. В нашем примере Nу = 5. Каждый уровень пронумерован в десятичной системе счисления. Работа квантователя сводится к следующему: он определяет моменты времени, когда входной аналоговый сигнал достигает очередного дискретного уровня.

Рисунок 2.1

Эти моменты обозначены t0, t1, t2, t3 ... Очевидно, что при нелинейном входном сигнале интервал между соседними временными отсчетами является переменной величиной (∆t = var). Примером устройств, в которых осуществляется квантование по уровню, является релейные (пороговые) устройства.

2.2 Квантование по времени

Рисунок 2.2

При выполнении операции квантования по времени (рисунок 2.2) непрерывный входной сигнал заменяется решетчатым (дискретным), снимаемым с выхода квантователя в дискретные моменты времени t1, t2, t3, ... Интервал между соседними моментами времени ∆t = t1-t0 = t2-t1 = = ... = const. Очевидно, что разность соседних значений входного сигнала при нелинейном законе изменения входного напряжения является переменной величиной ( ∆U =var). Примером устройств, в которых осуществляется квантование по времени, являются импульсные системы автоматического управления [20].

2.3 Квантование по уровню и по времени

Рисунок 2.3

Работа такого преобразователя (рисунок 2.3) сводится к тому, что из непрерывного сигнала периодически производятся выборки мгновенных значений. Временной интервал между соседними выборками ∆t =const. Каждая выборка округляется преобразователем до ближайшего уровня квантования, полученного от дискретизации по уровню. Интервал между соседними уровнями ∆U =const. Значение уровня представляется в десятичной или двоичной системе счисления (десятичным или двоичным кодом). Код уровня в свою очередь представляется цифровым сигналом. Выходной сигнал имеет ступенчатую форму и с определенной степенью точности соответствует преобразуемому аналоговому напряжению. По такому принципу работают электронные аналогово-цифровые преобразователи (АЦП) [10, 13].

цифровой электронный логический микросхема

2.3.1 Расчет погрешности АЦП

На выходе АЦП каждому дискретному значению соответствует комбинация двоичного кода, число разрядов которого (включая нулевое) обозначим буквой Np . Выбор Np производится в соответствии с соотношением:

.(2.2)

Число дискретных значений N д (уровень квантования) зависит от погрешности квантования по уровню.

Абсолютная погрешность, появляющаяся при квантовании по уровню:

, (2.3)

где ∆U величина шага квантования по уровню, равная

.(2.4)

Из приведенного соотношения следует, что максимальная абсолютная погрешность равна половине шага квантования по уровню. Относительная погрешность квантования по уровню:

, (2.5)

где N д – число дискретных значений выходной величины (уровней квантования). В формуле (2.5) из N д вычитается единица, т.к. одним из дискретных значений (уровней) является нулевое (рисунок 2.3). Отсюда требуемое число уровней дискретных значений, которое отражает нашу непрерывную функцию с заданной точностью, определяется из выражения:

(2.6)

Пример расчета АЦП

Задано значение относительной погрешности δотн £ 2% .

Требуется определить разрядность АЦП, удовлетворяющего заданному значению δотн .

Определяем число уровней квантования (число дискретных значений):

Ny (50/2)+1=26.

Выбираем число разрядов АЦП Np ДК =5, что удовлетворяет выражению (2.5):

25=32>26.

2.3.2 Выбор величины шага квантования по времени

Величина шага квантования по времени ∆t , определяющая требуемое быстродействие АЦП, рассчитывается в соответствии с теоремой взятия отсчетов (теоремой Котельникова)

, (2.7)

где Fmax – частота высшей гармоники частотного спектра входного аналогового сигнала. Иными словами при переходе к дискретной величине для гармонической составляющей входного сигнала, имеющей минимальный период (максимальную частоту), необходимо взять не менее двух отсчетов.

Любой АЦП является инерционным устройством, имеющим конечное время преобразования tпрб , которое должно удовлетворять требуемому значению ∆t .

Если входной аналоговый сигнал меняется достаточно быстро, а АЦП имеет низкое быстродействие, то может появиться апертурная погрешность, выражающаяся в том, что за время преобразования АЦП изменение входного сигнала эквивалентно изменению выходного ДК больше, чем на единицу МЗР. Для борьбы с этим явлением применяют устройства выборки-хранения (УВХ), которые запоминают мгновенное значение входного аналогового сигнала в момент временной выборки и поддерживают это значение постоянным до следующей выборки.

При проектировании компьютеризированныхсистем часто возникает обратная задача: преобразование цифровогосигнала в аналоговый (непрерывный). Для этого применяют цифро-аналоговыепреобразователи (ЦАП).

3 .ПРИМЕНЕНИЕ АЛГЕБРЫ ЛОГИКИ (БУЛЕВОЙ АЛГЕБРЫ) ПРИ АНАЛИЗЕ И СИНТЕЗЕ ЦИФРОВЫХ ЭЛЕКТРОННЫХ УСТРОЙСТВ

3.1 Определение и способы задания переключательных функций

В цифровой электронике существуют логические задачи, особенностью которых является то, что их условия и решения могут принимать одно из двух возможных значений. Одно выражает наступление того или иного события, а другое – не наступление его. Наступление события обозначают единицей (логической единицей), а ненаступление - нулем (логическим нулем). Устройства, предназначенные для решения логических задач, называют логическими электронными устройствами (ЛЭУ).

Математическим аппаратом, применяемым при анализе и синтезе ЛЭУ, является алгебра логики, разработанная в середине Х1Х века английским математиком Дж. Булем, и поэтому часто называемая Булевой алгеброй (БА).

БА оперирует с двоичными (логическими) переменными, принимающими одно из двух значений: логический нуль или логическая единица.

Функция двоичных переменных также равная одному из двух значений (нулю или единице) - называется переключательной (логической) функцией (ПФ).

Логические функции обозначаются прописными буквами F или Y , а двоичные переменные - А, В, С, D, E, ... или строчной буквой икс с индексом, например, x1, х2, х3 ... .

ПФ может быть выражена (задана):

- словесно;

- алгебраическим (булевым) выражением;

- таблицей истинности;

- диаграммой Вейча (картой Карно).

Примеры задания переключательной функции (ПФ):

1) словесно: функция двух переменных принимает значение логической единицы, если обе переменные также равны единице, в противном случае, она равна нулю;

2) выражением:

3) таблицей истинности (таблица 3.1)

Таблица включает наборы (комбинации) логических переменных, которые должны быть упорядочены по возрастанию или убыванию их десятичных эквивалентов, а также значения функции на каждом наборе. Каждый набор имеет номер, равный десятичному эквиваленту двоичного числа, если наборы упорядочены по возрастанию. Если число переменных равно n, то количество наборов N = 2n . Номера наборов изменяются от 0 до (2n-1) . Общее число переключательных функций n – переменных

.(3.1)

Таблица 3.1

Представление переключательной функции диаграммой Вейча (картой Карно) будет рассмотрено позднее при изучении вопроса минимизации ПФ.

3.2 Переключательные функции одной переменной (n =1)

Если n =1 , то число наборов N =21=2, а количество ПФ (таблица 3.2)

Таблица 3.2

Функция F0 называется константой нуля, так как на всех наборах принимает нулевое значение (F0 =0). Функция F3 - константа единицы, так как всегда равна единице (F3 =1). Функция F 2= A называется повторением, а – инверсией (отрицанием – не А ).

3.3 Переключательные функции двух переменных (n =2)

Если n =2, то число наборов N =22 =4, а количество ПФ (таблица 3.3)

Отметим из этих шестнадцати функций 2-х переменных наиболее часто использующиеся:

F0 – константа нуля;

F15 – константа единицы;

F8=АВ=А*В – конъюнкция (логическое умножение (логическое “И”));

F14=АВ=А+В – дизъюнкция (логическое сложение (логическое “ИЛИ”));

F6= – исключающее ИЛИ (сумма по модулю два, неравнозначность, неэквивалентность);

– равнозначность (эквивалентность);

– ИЛИ-НЕ;

– И - НЕ.

Таблица 3.3

3.4 Базисные логические функции

Любую логическую функцию можно представить совокупностью элементарных логических функций: дизъюнкцией, конъюнкцией, инверсией или их суперпозицией. Набор элементарных функций ИЛИ, И, НЕ называют функционально полным или базисным (базисом). Кроме того существуют еще два базиса: И-НЕ; ИЛИ-НЕ.

3.5 Принцип двойственности булевой алгебры

Если в выражении F8=АВ конъюнкцию заменить на дизъюнкцию и проинвертировать обе переменные, то результат окажется инверсией прежнего значения функции . Аналогично, если в выражении F14=АВ дизъюнкцию заменить на конъюнкцию и проинвертировать обе переменные, то результат окажется инверсией прежнего значения функции .

Указанные свойства логических функций отражают принцип двойственности булевой алгебры.

3.6 Основные тождества булевой алгебры

А+0=А;А+1=1;

А+А=А;А+=1;

А*0=0;А*1=А;

А*А=А;А*=0; =А.

3.7 Основные законы и теоремы булевой алгебры

3.7.1 Законы

Переместительный (свойство коммутативности): А+В=В+А; А*В=В*А .

Сочетательный (свойство ассоциативности): (А+В)+С=А+(В+С) ; (А*В)*С=А*(В*С) .

Распределительный (свойство дистрибутивности): А*(В+С)=А*В+А*С ; А+В*С=(А+В)*(А+С) .

3.7.2 Теоремы

Поглощения : А+А*В=А; А*(А+В)=А.

Склеивания:

Де Моргана . Существует две формы записи теоремы де Моргана:

Форма 1 :(3.1.1)

Форма 2 :(3.1.2)

Последние два выражения вытекают из принципа двойственности булевой алгебры (раздел 3.5).

Теорема без названия. Существует еще одна теорема без названия, которую представим следующим образом:

(3.1.3)

Два полезных соотношения:

(3.1.4)

3.8 Совершенная дизъюнктивная нормальная форма (СДНФ) записи булевых выражений

СДНФ является одной из аналитических форм представления переключательных функций. Булевы выражения простых логических функций можно записать по их словесному описанию. В общем случае для получения аналитической формы (булевого выражения) используют таблицы истинности.

Предположим, логическая функция трех переменных задана таблицей истинности (таблица 3.4).

Таблица 3.4

Эта функция имеет четыре конституенты единицы К1, К4, К5 и К6 (коституента единицы – это единичное значение ПФ на одном конкретном наборе. Всего для ПФ трех переменных может быть восемь конституент единицы, если функция принимает единичное значение на всех наборах). Конституента единицы записывается в виде конъюнкции. Для нашего примера ; .

Булево выражение ПФ в СДНФ представляет сумму конституент единицы:

. (3.2)

Поскольку конституенты единицы записываются в виде конъюнкций, то СДНФ представляет сумму конъюнкций, каждая из которых содержит все переменные в прямом или инверсном виде не более одного раза. Очевидно, что логическая функция имеет единственное булево выражение в СДНФ, что следует из методики его получения.

СДНФ называется дизъюнктивной (состоит из суммы конъюнкций), совершенной (все конъюнкции содержат по одному разу каждую переменную в прямом или инверсном виде) и нормальной (двухуровневой) – для ее реализации требуются логические элементы двух видов: конъюнкторы и дизъюнкторы, при этом предполагается, что исходные переменные поступают в прямом и инверсном виде.

3.9 Дизъюнктивная нормальная форма (ДНФ)

Если в выражении (3.2) во всех или некоторых конъюнкциях отсутствуют отдельные переменные (в прямой или инверсной форме) или ряд конъюнкций, отображающих конституенты единицы, отсутствуют вообще, то такая форма представления булевого выражения называется дизъюнктивной нормальной формой (ДНФ).

Переключательная функция может описываться несколькими булевыми выражениями в ДНФ, одно из которых является минимальным (содержит минимум конъюнкций и минимум входящих в них переменных).

3.10 Совершенная конъюнктивная нормальная форма (СКНФ) записи булевых выражений

Описанная таблицей 3.4 переключательная функция помимо конституент единицы содержит конституенты нуля К0, К2, К3 и К7 (конституента нуля – это нулевое значение ПФ на одном конкретном наборе). Всего для ПФ 3-х переменных может быть восемь конституент нуля, если функция принимает нулевое значение на всех наборах. Конституента нуля записывается в виде дизъюнкции. Для нашего примера (таблица 3.4) это

Булево выражение в СКНФ представляет собой произведение конституент нуля:

. (3.3)

СКНФ называется конъюнктивной (состоит из произведения дизъюнкций), совершенной (все дизъюнкции включают по одному разу каждую переменную в прямом или инверсном виде) и нормальной (двухуровневой) – для ее реализации требуются логические элементы двух видов: конъюнкторы и дизъюнкторы, при этом предполагается, что исходные переменные поступают в прямом или инверсном виде.

Логическая функция имеет единственное булево выражение в СКНФ.

3.11 Конъюнктивная нормальная форма (КНФ)

Если в выражении (3.3) все дизъюнкции или отдельные из них не содержат всех переменных в прямом или инверсном виде, а также некоторые дизъюнкции вообще отсутствуют, то такая форма представления булевого выражения называется конъюнктивной нормальной формой (КНФ).

Переключательная функция может описываться несколькими булевыми выражениями в КНФ, одно из которых является минимальным (содержит минимум дизъюнкций и минимум входящих в них переменных).

3.12 Минимизация логических функций

Минимизацией называют процедуру упрощения аналитического выражения, представляющего переключательную (логическую) функцию, направленную на то, чтобы булево выражение ПФ содержало минимальное количество членов с минимальным числом переменных.

Способы минимизации:

– алгебраический;

– с помощью диаграмм Вейча (карт Карно).

3.12.1 Алгебраический способ минимизации ПФ

В некоторых простых случаях можно осуществить минимизацию булевого выражения ПФ, используя тождества и теоремы булевой алгебры.

Пример 1 . Исходное булево выражение:

. (3.4)

Применяя теорему склеивания, получим булево выражение

, (3.5)

которое равносильно (эквивалентно) исходному, но значительно проще его.

Пример 2 . Исходное булево выражение:

. (3.6)

Используя тождество А=А+А и теорему склеивания получим более простое выражение

. (3.7)

Такие элементарные приемы минимизации удается использовать, если исходное булево выражение содержит малое количество членов с небольшим числом переменных.

Более наглядным и удобным является минимизация с применением диаграмм Вейча (карт Карно).

3.12.2 Минимизация ПФ с использованием диаграмм Вейча (карт Карно)

Диаграммы Вейча (карты Карно) [3, 11, 18] построены так, что их соседние клетки содержат члены исходной ПФ, отличающиеся значением одной переменной: один член содержит эту переменную в прямой форме, а другой – в инверсной. Благодаря этому возникает наглядное представление о различных вариантах склеивания смежных членов.

3.12.2.1 Минимизация ПФ с помощью диаграмм Вейча

Исходным продуктом для применения диаграмм Вейча является представление ПФ таблицей истинности, в которой возможные наборы переменных упорядочены по возрастанию или по убыванию их десятичных эквивалентов (таблица 3.1). Вид диаграмм Вейча зависит от числа переменных минимизируемой ПФ - n и от того, как упорядочены наборы переменных в таблице. Если наборы упорядочены по возрастанию их десятичных эквивалентов, то диаграммы Вейча для n=2,3,4 имеют вид, приведенный на рисунке 3.1.

Рисунок 3.1

Число клеток диаграммы равно количеству наборов переменных

Nкл=Nнаб=2n . (3.8)

Если n=2 , то Nкл=22=4 ; n=3 – Nкл=8 , n=4 – Nкл=16 .

Каждая клетка соответствует определенному набору переменных и имеет номер, одинаковый с номером набора.

Строки и столбцы диаграммы, помеченные чертой, определяют наборы, в которых переменные принимают единичные значения (входят в прямой форме). Строки и столбцы, не помеченные чертой, соответствуют наборам, в которых те же переменные принимают нулевые значения (входят в инверсной форме). Например, для n=3 (рисунок 3.1) двум левым столбцам соответствует единичное значение переменной В (в входит в прямой форме), а двум правым – нулевое значение (в входит в инверсной форме).

В клетки записываются значения ПФ на соответствующем наборе (нулевое или единичное). Если на каком-то наборе функция не определена, то в клетке диаграммы ставится прочерк.

ПФ считается неопределенной, если:

1) данный набор переменных в реальном логическом устройстве невозможен;

2) значение функции на данном наборе безразлично.

После заполнения диаграммы можно приступить непосредственно к минимизации, которую производят по единицам или нулям.

В первом случае результатом минимизации будет булево выражение в ДНФ, а во втором – в КНФ.

3.12.2.1.1 Общие правила минимизации

Минимизацию можно проводить по единицам (нулям). При этом:

1) Смежные единицы (нули) диаграммы условно охватывают (накрывают) прямоугольными контурами. Каждый контур может содержать 2,4,8,16, ... единиц (нулей).

2) Одним контуром (накрытием) необходимо объединить максимальное количество смежных клеток, содержащих единицы (нули).

3) Необходимо, чтобы каждая единица (нуль) накрывалась хотя бы один раз.

4) Одна и та же единица (нуль) может охватываться несколько раз разными контурами.

5) Верхняя и нижняя строки диаграммы считаются смежными - их можно представить таковыми, если мысленно свернуть диаграмму в горизонтальный цилиндр.

6) Левый и правый столбцы также считаются смежными - диаграмму можно мысленно свернуть в вертикальный цилиндр.

7) Угловые клетки также считаются смежными - диаграмму можно мысленно свернуть в тор.

8) Перед выполнением минимизации в клетки, содержащие прочерки (на данных наборах ПФ неопределена), можно записать дополнительные единицы (нули), что способствует получению более простого конечного булевого выражения. При этом следует помнить, что хотя бы один раз необходимо накрыть лишь основные единицы (нули). Дополнительные единицы (нули) могут увеличивать суммарное число единиц (нулей), входящих в накрытие, а, следовательно, уменьшать число переменных в результирующих конъюнкциях (дизъюнкциях).

9) Результатом минимизации является булево выражение в ДНФ (КНФ). Количество конъюнкций в ДНФ (дизъюнкций в КНФ) соответствует числу контуров (накрытий).

10) В каждую конъюнкцию (дизъюнкцию) войдут только те переменные, значение которых в пределах контура не меняется (переменная принимает в накрытии только единичное или нулевое значение (входит только в прямой или инверсной форме)).

При минимизации по единицам в результирующие конъюнкции переменные входят в прямой форме, если соответствующие им строки и столбцы диаграммы помечены чертой. Переменные, связанные со строками и столбцами, не помеченными чертой, входят в конъюнкции в инверсной форме.

При минимизации по нулям в результирующие дизъюнкции переменные входят в прямой форме, если соответствующие им строки и столбцы не помечены чертой, в противном случае дизъюнкции содержат переменные в инверсном виде.

Целью минимизации является получение минимальной ДНФ или КНФ, содержащей минимум членов с минимальным количеством входящих в них переменных. Для этого необходимо минимальным числом контуров охватить хотя бы один раз каждую единицу (нуль). При этом необходимо стремиться, чтобы в каждое накрытие входило как можно больше смежных единиц (нулей).

На рисунке 3.1 показаны диаграммы Вейча при числе логических переменных n=2,3,4 . Для n>4 диаграммы содержатся в [18]. Если наборы переменных исходной таблицы истинности упорядочены по убыванию их десятичных эквивалентов, то следует воспользоваться диаграммами Вейча, приведенными в [5, 6]

3.12.2.1.2 Примеры минимизации ПФ с помощью диаграмм Вейча

Пример 1. Для контроля за возможной деформацией металлической конструкции из-за перегрева в ее различных критических точках установлены четыре термодатчика, обозначенные ТД1, ТД2, ТД3, ТД4. Экспериментальные исследования конструкции показали, что в процессе ее эксплуатации возможны шесть сочетаний сработавших и не сработавших датчиков. При этом деформация конструкции возникала в следующих случаях:

1) сработали ТД4, ТД3 и не сработали ТД2 и ТД1;

2) сработали ТД4, ТД3, ТД2 и ТД1;

3) сработали ТД2 и не сработали ТД4, ТД3 и ТД1;

4) сработали ТД3, ТД2 и ТД1 и не сработал ТД4;

В случаях, когда:

5) сработали ТД4, ТД3, ТД2 и не сработал ТД1;

6) сработали ТД2, ТД1 и не сработали ТД4, ТД3

деформация конструкции не возникала.

Таблица 3.5

По условию эксплуатации конструкции другие сочетания сработавших и не сработавших датчиков невозможны.

Необходимо спроектировать цифровое логическое устройство, включающее сигнал тревоги, если происходит срабатывание термодатчиков в опасном сочетании.

Обозначим цифровые сигналы на выходе термодатчиков логическими переменными: ТД4→D ; ТД3→С ; ТД2→В ; ТД1→А , а логическую функцию, которую должно реализовать устройство контроля – F .

Составим таблицу истинности, отражающую требуемую логическую функцию (таблица 3.6).

Таблица 3.6

Диаграмма Вейча, отражающая данную таблицу, показана на рисунке 3.2.

Рисунок 3.2

Если будем производить минимизацию по единицам, то в клетки, содержащие прочерки проставим дополнительные единицы.

Основные единицы накрываем тремя контурами: 1-й контур (1I ) образуют клетки первой и последней строки, 2-й (1 II ) - клетки 2-го столбца и 3-й (1 III ) - 4-го столбца.

Итоговое булево выражение минимизированной ПФ имеет вид

. (3.9)

Это выражение должно быть реализовано цифровым логическим устройством, включающим сигнал тревоги.

Рассматриваемую функцию можно минимизировать и по нулевым значениям (нулям). Для этого доопределяем клетки с номерами 1,6,9 и 11 нулями и накрываем два основных нуля двумя прямоугольниками, включающими два и четыре элемента (нуля). Первый прямоугольник (0 I ) охватывает клетки с номерами 6,14, второй (0 II ) – 1,3,11 и 9.

Итоговое булево выражение минимизированной ПФ имеет вид

. (3.10)

Оба выражения (3.9) и (3.10) эквивалентны, и применять следует то из них, которое проще реализуется на конкретном наборе логических элементов (базисе). Этот вопрос будет рассмотрен в следующих лекциях.

Пример 2 . Необходимо разработать блок приоритетных прерываний от 2-х внешних устройств: ВУ1 и ВУ2 . ВУ с меньшим номером соответствует более высокий приоритет. Упрощенная структура проектируемой системы показана на рисунке 3.3.

Рисунок 3.3

На схеме приняты следующие сокращения: МПС – микропроцессорная система; ВУ – внешнее устройство; БПП – блок приоритетных прерываний; ВТП – вектор текущего прерывания, который с помощью логических переменных β1, β2 описывает возможные состояния МП-системы при обслуживании запросов прерываний от ВУ (таблица 3.7); РТП – регистр текущего прерывания (запоминает значения переменных β1, β2); ЗП1 , ЗП2 – запросы прерываний от ВУ1 , ВУ2 (описываются переменными α1, α2); ТП – требование прерывания (логическая функция F3 ); ВЗП – вектор запроса прерывания (отображается комбинацией значений логических функций F1 и F2 (таблица 3.8)).

Таблица 3.7

Таблица 3.8

МП-система периодически проверяет значение сигнала ТП (функция F3 ). Если ТП=0 (запрос на прерывание отсутствует), то значения функций F1 , F2 безразличны и МПС продолжает свою работу. Если ТП=1, то МП-система анализирует значение вектора ВЗП (комбинацию функций F1 , F2 ) и определяет номер запроса прерывания. Так как набор переменных β1=β2=1 невозможен (таблица 3.6), то функции F1 , F2 , F3 в таких случаях неопределены. Таким образом, задача БПП является реализация трех логических функций F1 , F2 , F3 , каждая из которых определяется значениями четырех логических переменных: α1, α2, β1и β2.

Составим таблицу истинности (таблица 3.9) для названных функций.

Таблица 3.9

Представляем функции F1, F2, F3 диаграммами Вейча (рисунок 3.4)

Для F3 Для F1

Для F 2

Рисунок 3.4

Булевы выражения минимизированных ПФ имеют вид:

F 3 = . (3.11)

F 1 = . (3.12)

F 2 = . (3.13)

Полученные выражения (3.11-3.13) имеют вполне конкретное логическое толкование и при наличии определенных навыков могли быть получены без составления таблицы истинности и минимизации ПФ.

Так, если F3 =1 , а в противном случае F1 и F2 безразличны, то запрос от ВУ1 в виде комбинации F1 =0, F2 =1 поступит лишь тогда, когда α1=1. Значение α2 безразлично, так как даже при α1=α2=1 все равно α1 имеет более высокий приоритет. Если α1=0, а F3 =1, то это значит, что требование прерывания вызвано запросом от ВУ2 (α2=1). При записи выражения (3.11) можно было руководствоваться следующими соображениями. F3 =1 в двух случаях. Во-первых, если поступил запрос от ВУ1 (α1=1) и при этом МП-система ожидает запроса либо обслуживает прерывание от ВУ2 (в обоих случаях β2=0, см. таблицу 3.8). Во вторых, если поступил запрос от ВУ2 (α2=1) и при этом МП-сиcтема находится в состоянии ожидания (β1=β2=0). Сказанное соответствует двум составляющим выражения (3.11).

На втором примере мы прошли 2 этапа синтеза комбинационных цифровых электронных устройств:

1. Представление переключательных функций в форме, которая является исходной для выбранного метода минимизации - в нашем случае в виде таблицы истинности и диаграммы Вейча.

2. Получение минимальной ДНФ для каждого выхода комбинационной схемы.

3.12.2.2 Минимизация ПФ с помощью карт Карно

На рисунке 3.5 показан пример карты Карно для ПФ четырех переменных (n=4).

Рисунок 3.5

Каждая клетка в картах Карно так же, как и в диаграммах Вейча соответствует определенному набору переменных. Соседние клетки соответствуют наборам, отличающимся значением одной из переменных. Каждая строка и столбец обозначаются значением конкретной переменной или комбинацией (произведением) переменных в прямой или инверсной форме.

Клетки, помеченные переменными в прямой форме, соответствуют наборам, где эти переменные принимают единичные значения, а клетки, обозначенные переменными в инверсной форме – наборам, где эти переменные равны нулям.

Карты Карно удобно использовать, если ПФ задана в виде булевого выражения в СДНФ.

Например,

---

(3.14)

---

Правила минимизации с помощью карт Карно в основном аналогичны правилам, изложенным при рассмотрении диаграмм Вейча. Отличие состоит в заполнении карты Карно единицами. Если диаграмма Вейча заполняется единицами в соответствии с номерами наборов, на которых исходная ПФ принимает единичное значение, то в карте Карно единицы ставят в клетки, лежащие на пересечении строк и столбцов карты, помеченных комбинациями переменных, которые при их перемножении дают запись соответствующей конституенты единицы (конъюнкции) в булевом выражении минимизируемой функции (3.14). На рисунке 3.5 показан пример заполнения карты Карно по выражению (3.14), содержащему шесть конституент единиц.

Булево выражение минимизированной ПФ имеет вид

.(3.15)

Другие примеры использования диаграмм Вейча и карт Карно показаны в [3, 18].

4 .ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ

Для аппаратной реализации булевых выражений используется некоторый набор логических элементов, выпускаемых в виде интегральных микросхем (ИМС). Существуют специализированные ИМС, разработанные методами интегральной технологии специально для получения требуемой логической зависимости. Специализированные ИМС не требуют никаких паяных межсоединений и обладают высокой надежностью. Однако разработка подобных микросхем экономически оправдана лишь при большом объеме выпуска. Примером может служить массовый выпуск специализированных БИС для электронных часов, микрокалькуляторов и т.д.

Помимо специализированных ИМС имеется универсальный набор логических элементов в виде ИМС, обеспечивающий реализацию любых логических функций. К этому набору можно отнести: инвертор; конъюнктор; дизъюнктор; повторитель; И-НЕ; ИЛИ-НЕ; исключающее ИЛИ; сложение по модулю два (нечетность); сложение по модулю два с отрицанием (четность); эквивалентность; неэквивалентность; И-ИЛИ-НЕ; запрет и др.

4.1 Инвертор (логический элемент НЕ)

Инвертор реализует логическую функцию

. (4.1)

Ниже показаны его обозначение на электрических схемах (рисунок 4.1,а) и принципиальная схема (рисунок 4.1,б).

А Б

Рис. 4.1

4.2 Конъюнктор (логический элемент И)

Конъюнктор реализует логическую функцию

. (4.2)

Ниже показаны его обозначение на электрических схемах (рисунок 4.2,а), принципиальная схема (рисунок 4.2,б) и таблица истинности (таблица 4.1).

А Б

Рисунок 4.2

Таблица 4.1

Термин “логический” обычно применяют по отношению к процедуре принятия решения. В таком случае можно сказать, что логический элемент – это такая схема, которая “основываясь” на входных сигналах, “может решать”, что ей ответить на выходе - “да” или “нет”. Схема конъюнктора на рисунке 4.2,б отвечает “да” (на выходе появляется высокий уровень напряжения) только в том случае, когда на оба её входа поданы сигналы “да” (оба входных напряжения имеют высокий уровень).

Рисунок 4.3

На рисунке 4.3 показана схема исследования логического элемента И в лабораторных условиях.

Входы логического элемента подключены к ключам SA1 и SA2. Индикатором выхода служит светодиод. Если на входах А и В возникают сигналы НИЗКОГО логического уровня (земля), то светодиод не излучает. Эту ситуацию отражает первая строка таблицы 4.2.

Таблица 4.2

Помимо значений уровней напряжений и отметки наличия излучения входные и выходные сигналы в таблице 4.2 обозначены двоичными цифрами: 0 и 1. Согласно строке 1, если на оба входа поданы двоичные нули, то на выходе логического элемента также возникает двоичный нуль. Двоичная единица на выходе элемента И появляется только в том случае, когда на оба входа А и В поданы двоичные единицы.

Двоичной единице, или напряжению ВЫСОКОГО уровня, в точках А, В или F соответствует потенциал +5В относительно земли. Двоичный нуль, или напряжение НИЗКОГО уровня, в точках А, В или F соответствует потенциалу земли (точнее, близко к потенциалу земли, т.е. к нулю). Мы применяем здесь так называемую “положительную логику”, поскольку для получения двоичной единицы используется положительное напряжение +5В. При работе с цифровыми электронными устройствами мы чаще всего будем иметь дело с “положительной логикой”.

4.3 Дизъюнктор (логический элемент ИЛИ)

Дизъюнктор реализует логическую функцию

. (4.3)

Ниже показаны его обозначение на электрических схемах (рисунок 4.4,а), принципиальная схема (рисунок 4.4, б) и таблица истинности (таблица 4.3).

А Б

Рисунок 4.4

Таблица 4.3

Отличительное свойство логического элемента ИЛИ состоит в том, что на его выходе появляется сигнал низкого уровня только тогда, когда на все его входы подаются также сигналы низкого логического уровня.

4.4 Повторитель

Реализует логическую функцию

. (4.4)

Его обозначение на электрических схемах показано на рисунке 4.5

Рисунок 4.5

Повторитель не выполняет никаких логических преобразований и используется для повышения нагрузочной способности отдельных выходов ИМС или как элемент задержки, равной времени распространения сигнала через него.

4.5 И–НЕ

Элемент И - НЕ реализует логическую функцию

. (4.5)

Ниже показаны его обозначение на электрических схемах (рисунок 4.6,а), функциональная схема (рисунок 4.6, б) и таблица истинности (таблица 4.4).

Таблица 4.4

А Б

Рисунок 4.6

4.6 ИЛИ–НЕ

Элемент ИЛИ- НЕ реализует логическую функцию

. (4.6)

Ниже показаны его обозначение на электрических схемах (рисунок 4.7,а), функциональная схема (рисунок 4.7, б) и таблица истинности (таблица 4.5).

Таблица 4.5

Рисунок 4.7

4.7 Исключающее ИЛИ

Реализует логическую функцию

.(4.7)

Ниже показаны его обозначение на электрических схемах (рисунок 4.8) и таблица истинности (таблица 4.6).

Рисунок 4.8

Таблица 4.6

Элемент называется исключающее ИЛИ, т.к. его таблица истинности совпадает с таблицей истинности элемента ИЛИ первыми тремя строчками. В четвертой строке элемента ИЛИ, F=1 , а элемента исключающее ИЛИ – нуль.

Ниже приведена таблица истинности ПФ “исключающее ИЛИ” для 3-х логических переменных (таблица 4.6.1).

Таблица 4.6.1

4.8 Сложение по модулю два (нечетность)

Элемент реализует логическую функцию

.(4.8)

Ниже показаны его обозначение на электрических схемах (рисунок 4.9) и таблица истинности (таблица 4.7).

Таблица 4.7

Рисунок 4.9

Элемент суммирует значения переменных по модулю два (символ Å (псевдоплюс) означает Smod2: 0 + 0 = 0; 1 + 1 = 0; 1 + 0 = 1; 0 + 1 = 1).

Если при суммировании число единиц нечетно, то функция равна 1, в противном случае – F=0.

4.9 Сложение по модулю два с отрицанием (четность)

Элемент реализует логическую функцию

.(4.9)

Ниже показаны его обозначение на электрических схемах (рисунок 4.10) и таблица истинности (таблица 4.8).

Рисунок 4.10

Элемент формирует сумму по модулю два, которая затем инвертируется на выходе. Если при суммировании число единиц четно, то функция равна 1, в противном случае – F = 0.

Таблица 4.8

4.10 Эквивалентность

Элемент реализует логическую функцию

.(4.10)

Ниже показаны его обозначение на электрических схемах (рисунок 4.11) и таблица истинности (таблица 4.9).

Рисунок 4.11

Таблица 4.9

Функция равна единице, когда все переменные одинаковы (равны единице или нулю). В противном случае – F = 0.

4.11 Неэквивалентность

Элемент реализует логическую функцию

.(4.11)

Ниже показаны его обозначение на электрических схемах (рисунок 4.12) и таблица истинности (таблица 4.10).

Рисунок 4.12

Таблица 4.10

Функция равна единице, когда переменные неодинаковы. В противном случае – F=0.

Если число логических переменных равно двум, то логическая функция и элемент “неэквивалентность ”совпадают с элементами “сумма по модулю два” и “исключающее ИЛИ” (таблицы 4.6, 4.7). Т. е., если N пер =2, то

(4.11.1)

4.12 И–ИЛИ–НЕ

Элемент реализует более сложную логическую функцию, булево выражение которой имеет вид

. (4.12)

Ниже показаны его обозначение на электрических схемах (рисунок 4.13) и таблица истинности (таблица 4.11).

Рисунок 4.13

Таблица 4.11

4.13 Запрет

Элемент реализует логическую функцию

. (4.13)

Ниже показаны его обозначение на электрических схемах (рисунок 4.14) и таблица истинности (таблица 4.12).

Рисунок 4.14

Таблица 4.12

На выходе такого элемента логическая единица будет лишь в том случае, если на основном входе присутствует логическая единица (А=1 ), а на запрещающем входе– нуль (В=0 )

В обозначении элемента на электрических схемах запрещающий вход отмечен как инверсный – кружком. Запрещающим сигналом на этом входе будет логическая единица.

4.14 Логические элементы с открытым коллектором

При построении цифровых устройств часто возникает необходимость объединения выходов нескольких логических элементов с целью перехода на общую выходную цепь. Эту задачу можно решить с помощью элемента ИЛИ (рисунок 4.15).

Рисунок 4.15

При этом приходится мириться с дополнительными схемными затратами и увеличением суммарной задержки прохождения цифровых сигналов через устройство.

Другой способ основан на применении логических элементов с открытым коллектором, в поле функционального обозначения которых имеется специальный символ , указывающий, что коллектор выходного транзистора открыт (оборван, “висит в воздухе”).

На рисунке 4.16 показано объединение нескольких логических элементов с открытым коллектором на общий выход.

Рисунок 4.16

Для нулевых сигналов на выходах логических элементов ЛЭ1...ЛЭ3 (соответствующий выходной транзистор открыт) данная схема выполняет функцию “монтажное ИЛИ”: при появлении логического нуля хотя бы на одном из выходов логических элементов выходной сигнал также будет равен нулю.

Для единичных сигналов на выходах логических элементов ЛЭ1...ЛЭ3 (соответствующий выходной транзистор закрыт) схема выполняет функцию “монтажное И”: выходной сигнал равен единице лишь при одновременном появлении логических единиц на выходах всех логических элементов.

За счет технологии изготовления выходного транзистора и получения от него заданных характеристик элементы с открытым коллектором обладают более высокой нагрузочной способностью, чем обычные ЛЭ, поэтому могут использоваться для подключения нагрузок типа тиристоров, реле, индикаторов (светодиодов) и т.п. (рисунок 4.17).

Рисунок 4.17

При этом необходимо обеспечить выполнение условия

, (4.14)

где I н – ток нагрузки; – значение допустимого тока, который может протекать через открытый выходной транзистор логического элемента (рисунок 4.17).

На рисунке 4.17.1 показан пример подключения на выход ЛЭ с открытым коллектором светодиода VD.

Рисунок 4.17.1

Когда с выхода ЛЭ снимается логический 0, выходной транзистор VT открыт, и светодиод VD оказывается включенным в прямом направлении. При протекании через VD прямого тока последний зажигается. Ток I н равен току зажигания светодиода I заж. VD , который составляет £20 mA. Падение напряжения на открытом диоде U VD .пр составляет (1,7…2) В. Резистор R ограничивает величину прямого тока и рассчитывается по формуле:

(4.14.1)

Например, если Ek=5 B; UVD.пр=2 В; Iзаж.VD=20 mA, то R=(5-2)/(20*10-3)=150 Ом.

4.15 Логические элементы с третьим состоянием

Один из наиболее широко используемых способов подключения логических элементов на общий выход основан на применении в их выходных цепях электронных буферных схем, способных под действием управляющих сигналов либо подключать к нагрузке выходной логический сигнал, принимающий значения (состояния) 0 или 1, либо отключать выход от нагрузки (переводить его в так называемое 3-е (высокоимпедансное, Z-состояние)).

Ниже показаны: обозначение логического элемента (повторителя) с тремя состояниями на электрических схемах (рисунок 4.18,а) и принципиальная схема его выходного каскада, обеспечивающего 3 состояния выходного сигнала: логический 0; логическую 1 и 3-е (Z) состояние (рисунок 4.18,б).

Рисунок 4.18

В поле функционального обозначения логических элементов с тремя состояниями имеется специальный символ .

Помимо основных входов, на которые подаются входные логические переменные, подобные элементы содержат управляющий вход “Выбор кристалла” - CS , активным сигналом на котором, как правило, является логический 0 (рисунок 4.18,а).

Три состояния выходных сигналов обеспечиваются управляющими сигналами на базах транзисторов VT1 и VT2 (рисунок 4.18,б):

Единичное состояние – на базе VT1 - единица (транзистор - открыт); на базе VT2 - нуль (транзистор - закрыт) и с выхода снимается логическая 1;

Нулевое состояние – на базе VT1 - нуль (транзистор закрыт); на базе VT2 - единица (транзистор - открыт) и с выхода снимается логический 0;

Z - состояние – на базах VT1 и VT2 - логические нули (оба транзистора закрыты) и выход оборван от общей шины (находится в высокоимпедансном (Z) состоянии).

Элементы с тремя состояниями широко используются в микропроцессорной технике для подключения выходов различных устройств микропроцессорной системы к общей шине.

5.РЕАЛИЗАЦИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ в разных базисах

5.1 Базисные наборы ЛЭ и их взаимосвязь

Существует несколько базисных (функционально полных) наборов логических элементов, на которых можно реализовывать любую переключательную функцию:

1) И, ИЛИ, НЕ;

2) И – НЕ;

3) ИЛИ - НЕ.

Для реализации ПФ, представленной булевым выражением в ДНФ или КНФ, достаточно трех ЛЭ: И, ИЛИ, НЕ, поэтому этот набор считается функционально полным или базисным (базисом).

На практике более широко используются базисы И-НЕ или ИЛИ-НЕ. Это связано с тем, что уменьшение номенклатуры элементов до одного типа упрощает проектирование устройства и его ремонт. Кроме того, наличие в этих элементах инвертора (усилителя) повышает нагрузочную способность элемента (усиливает сигнал).

Используя тождества и теоремы булевой алгебры, можно преобразовать выражения ПФ, записанные в виде комбинации функций И, ИЛИ, НЕ, к виду, который может быть реализован элементами базиса И-НЕ, ИЛИ-НЕ. Сказанное отражает таблица 5.1.

Таблица 5.1

Элемент	Логические операции
	НЕ	И	ИЛИ
И-НЕ
ИЛИ-НЕ

Ниже показана схемная реализация функций НЕ, И, ИЛИ в базисах И-НЕ (рисунок 5.1, а, б, в) и ИЛИ-НЕ ( рисунок 5.1 ,г, д, е).

Рисунок 5.1

Функцию И-НЕ называют функцией Шеффера (штрихом Шеффера), обозначая её в виде F = A ê B , а функцию ИЛИ-НЕ - функцией Пирса (стрелкой Пирса), обозначая её в виде А ¯В . Базис И-НЕ называют базисом Шеффера, а базис ИЛИ-НЕ - базисом Пирса.

5.2 Реализация логических функций в различных базисах

5.2.1 Реализация элемента “Равнозначность” (исключающее ИЛИ - НЕ)

На выходе такого элемента должна быть логическая 1, если на входах одновременно присутствуют одинаковые логические переменные (единицы или нули).

Булево выражение логической функции, соответствующей рассматриваемому элементу имеет вид

.(5.1)

Очевидно, что данное выражение легко реализуется элементами базиса И, ИЛИ, НЕ.

Используя теорему де Моргана и тождества булевой алгебры, преобразуем выражение (5.1) к виду, позволяющему реализовать функцию “равнозначность” в базисе И-НЕ (5.2) и ИЛИ-НЕ (5.3)

, (5.2)

. (5.3)

Ниже показаны функциональные схемы элемента “равнозначность” на ЛЭ базисов И, ИЛИ, НЕ (рисунок 5.2,а); И-НЕ (рисунок 5.2,б) и ИЛИ-НЕ (рисунок 5.2,в).

А Б

В

Рисунок 5.2

5.2.2 Реализация элемента “Неравнозначность” (исключающее ИЛИ, сумма по модулю два)

На выходе такого элемента должна быть логическая 1, если на входах присутствуют неравнозначные логические переменные:

F = 1, если А = 1, В = 0 или А = 0, В = 1.

Булево выражение логической функции рассматриваемого элемента имеет вид

.(5.4)

Это выражение может быть легко реализовано элементами базиса И, ИЛИ, НЕ. Применяя теорему де Моргана и тождества булевой алгебры, преобразуем выражение (5.4) к виду, позволяющему реализовать функцию “неравнозначность” в базисе И-НЕ (5.5) и ИЛИ-НЕ (5.6).

, (5.5)

. (5.6)

Ниже показаны функциональные схемы элемента “неравнозначность” на ЛЭ базисов И, ИЛИ, НЕ (рисунок 5.3, а); И-НЕ (рисунок 5.3, б) и ИЛИ-НЕ (рисунок 5.3, в).

А Б

В

Рисунок 5.3

Элемент “неравнозначность” иначе называют сумматором по модулю два: сумма двоичных цифр дает единицу, если одна из них единица, а другая – нуль; в противном случае, если обе цифры 0 или 1, то сумма равна нулю.

5.2.3 Реализация элемента “Запрет”

На выходе такого элемента должна быть логическая 1, если на основном входе присутствует логическая единица, а на запрещающем входе – логический нуль.

Булево выражение логической функции рассматриваемого элемента имеет вид

.(5.7)

Выражение (5.7) может быть легко реализовано в базисе И, ИЛИ, НЕ.

Применяя теорему де Моргана и тождества булевой алгебры, преобразуем выражение (5.7) к виду, позволяющему реализовать функцию “запрет” в базисе И-НЕ (5.8) и ИЛИ-НЕ (5.9).

, (5.8)

. (5.9)

Ниже показаны функциональные схемы элемента “запрет” на ЛЭ базисов И, ИЛИ, НЕ (рисунок 5.4, а); И-НЕ (рисунок 5.4, б) и ИЛИ-НЕ (рисунок 5.4, в).

Рисунок 5.4

5.2.4 Реализация многобуквенных логических функций на элементах с небольшим количеством входов

Иногда на практике возникает задача реализовать логическую функцию большого числа логических переменных (многобуквенную функцию) на элементах с небольшим количеством входов. В качестве примера на рисунке 5.5 показана функциональная схема, реализующая логическую функцию

(5.10)

на двухвходовых элементах И-НЕ.

Рисунок 5.5

6 .ПАРАМЕТРЫ И ХАРАКТЕРИСТИКИ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ (ИМС)

Цифровая микросхема как функциональный узел характеризуется набором сигналов, которые можно разделить на информационные (Х1, Х2, ..., Хn – входные, Y1, Y1, ..., Ym – выходные) и управляющие (V1, V2, ..., Vk ). Каждая конкретная ИМС в соответствии со своим функциональным назначением выполняет определенные операции над входными сигналами (переменными), а выходные сигналы представляют собой результат этих операций Yj = F(Х1,Х2, ... ,Хn) . Операторами F могут быть как простейшие логические преобразования, например, И, ИЛИ, НЕ, и т. д., так и сложные многофункциональные преобразования, имеющие место, например, в микропроцессорах, БИС памяти и др.

Сигналы управления определяют вид операции, режим работы ИМС, обеспечивают синхронизацию, установку начального состояния, стробируют входные и выходные сигналы, задают адрес, и т. д.

От функциональной сложности ИМС зависит и система ее электрических параметров, которые в общем случае могут иметь десятки наименований, причем многие из параметров характерны только для ИМС какого-либо одного класса. Поэтому ниже рассмотрим те параметры и характеристики, которые характеризуют большинство микросхем. В дальнейшем при изучении отдельных устройств этот перечень по мере необходимости будет расширен.

6.1 Коэффициент объединения по входу (Коб )

Равен числу входов логического элемента. На них поступают логические переменные, над которыми данный элемент выполняет логическую операцию. Коб ограничивает наибольшее число переменных функции, которую реализует данный ЛЭ. При недостаточном количестве входов вместо одного приходится использовать несколько элементов, соединяя их определенным образом (5.2.4).

6.2 Коэффициент разветвления по выходу (Краз )

Численно равен количеству входов аналогичных элементов, которыми можно одновременно нагрузить выход данного элемента без искажения передачи информации. Этот коэффициент характеризует нагрузочную способность элемента и определяется выполнением его выходного каскада. Для различных элементов составляет от нескольких единиц до нескольких десятков.

6.3 Статические характеристики

К статическим характеристикам относятся: входная ВАХ, определяющая зависимость входного тока от входного напряжения; выходная ВАХ, показывающая связь между выходным напряжением и током; передаточная, которая определяет зависимость выходного напряжения от входного [3].

На рисунке 6.1 приведена типовая передаточная характеристика инвертора ТТЛ - типа. С ее помощью можно определить ряд параметров ЛЭ, например, уровни напряжений логической единицы (U1 ), логического нуля (U0 ), значения пороговых напряжений, при которых выходной сигнал переключается из 1 в 0 (U 0пор ) и наоборот из 0 в 1 (U 1пор ), оценить помехоустойчивость элемента.

Рисунок 6.1

6.4 Помехоустойчивость

Оценивается наибольшим напряжением статической помехи Uпом , действующей на входе, которое не вызывает ложного переключения элемента из 1 в 0, или наоборот.

Статическими принято называть помехи, величина которых остается постоянной в течение времени, значительно превышающего длительность переходных процессов в схеме. Причиной появления таких помех в большинстве случаев является падение напряжения на проводниках, соединяющих микросхемы в устройстве. Наиболее опасные помехи возникают в шинах питания. Падения напряжения на “земляной” шине, разные для различных ИМС, будут суммироваться с входными сигналами и могут приводить к сбоям. Для исключения подобных ситуаций необходимо внимательно относиться к расположению проводников, подводящих напряжение питания, и увеличивать по возможности их сечение.

Помехоустойчивость можно оценить по передаточной характеристике элемента (рисунок 6.1), определив значения U0пом иU1пом .

6.5 Динамические характеристики и параметры

Характеризуют быстродействие логических элементов.

На рисунке 6.2 изображено изменение выходного напряжения во времени при переключении из 1 в 0 и наоборот.

Рисунок 6.2

По этой характеристике определяется время перехода элемента из состояния единицы в нуль t1,0 и перехода в обратное состояние t0,1. Эти временные интервалы измеряются на уровнях 0,1 и 0,9 от перепада выходного напряжения при переключении элемента (ΔU = ( U 1вых – U 0вых ) ) (при этом емкость нагрузки должна соответствовать заданной).

Часто быстродействие оценивается временами задержки распространения сигнала при включении t0,1зд.р. и выключении t1,0зд.р. ,а также средним временем задержки распространения tзд.р.ср (определяется как полусумма задержек при включении и выключении). Эти параметры измеряются на уровнях 0,5 от перепадов входного и выходного сигналов (рисунок 6.3).

Рисунок 6.3

6.6 Вид реализуемой логической функции

Выше, при изложении курса, были рассмотрены основные логические элементы, выполняющие различные функции: И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ; ИСКЛЮЧАЮЩЕЕ ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ; И-ИЛИ-НЕ; ПОВТОРЕНИЕ (усиление цифрового сигнала) и др.

6.7 Потребляемые токи и мощность

К основным параметрам часто также относят токи, потребляемые цифровой ИМС для двух её состояний: I1пот , I0пот , и потребляемую мощность Рпот .

Рпот представляет собой мощность, потребляемую микросхемой от источника питания в заданном режиме. Различают Р1пот иР0пот , потребляемые ИМС в состояниях логических 1 и 0, а также среднюю потребляемую мощность

Рпот.ср = 0,5*( Р1пот + Р0пот). (6.1)

6.8 Входные и выходные токи, напряжения

I0вх – предельный входной ток при сигнале 0 на входе;

I1вх – предельный входной ток при сигнале 1 на входе;

U1вых – минимальное выходное напряжение при логической 1 на выходе при заданном токе нагрузки;

U0вых – максимальное выходное напряжение при сигнале 0 на выходе при заданном токе нагрузки;

I 0вых max – максимальный выходной ток при логическом нуле на выходе;

I 1вых max – максимальный выходной ток при логической единице на выходе.

6.9 Пороговые напряжения

Входное напряжение, при котором происходит резкое изменение выходного напряжения, называется порогом переключения Uпор . Амплитудная передаточная характеристика реального логического элемента в переходной области (штриховая линия) не имеет явно выраженного порога переключения (рисунок 6.1). Изменение выходного напряжения начинается при одном значении входного напряжения U0пор , а заканчивается при другом U1пор . Характеристика имеет зону неопределенности ΔUпор=U1пор-U0пор , что вызвано, в частности, переходом транзистора из режима отсечки в режим насыщения и наоборот.

Пороговое напряжение логического нуля U0пор – наибольшее значение низкого уровня входного напряжения, при котором происходит переход из единичного состояния в нулевое (рисунок 6.1);

Пороговое напряжение логической единицы U1пор – наименьшее значение высокого уровня входного напряжения, при котором происходит переход из нулевого состояния в единичное (рисунок 6.1).

Значение U0пор и U1пор отличаются на несколько десятых долей вольта, поэтому часто передаточная характеристика аппроксимируется, как показано на рисунке 6.4.

Рисунок 6.4

Теперь Uпор= U1пор= U0пор .

6.10 Допустимые значения основных параметров

Emin, Emax – допустимые значения напряжения питания;

U1min, U0max – допустимые значения уровней логических сигналов единицы и нуля;

Iвх.max, I0вых.max, I1вых.min – допустимый входной и выходной токи в состоянии 0 и 1.

Существует еще ряд параметров, например, технико-экономических, которые приводятся в технической документации, прилагаемой к ИМС, и в справочниках.

7.БАЗОВЫЕ ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ

Для построения цифровых устройств наиболее широкое применение находят интегральные логические элементы на базе ТТЛ -, ТТЛШ -, ЭСЛ - и КМОП - технологий. Всякая микросхема, реализующая сложную функцию, по существу представляет совокупность элементов И-НЕ или ИЛИ-НЕ.

7.1 Базовый ТТЛ (ТТЛШ) - элемент И-НЕ

Простейший ТТЛ элемент, название которого расшифровывается как транзисторно-транзисторная логика, состоит из конъюнктора, выполненного на многоэмиттерном транзисторе VТм и транзисторного инвертора VT1 (рисунок 7.1).

Рисунок 7.1

При высоких уровнях напряжения на всех входах схемы (логические 1) все переходы эмиттер-база многоэмиттерного транзистора VTм смещаются в обратном направлении (заперты), а переход база-коллектор за счет напряжения +Епит – в прямом (инверсное включение транзистора). Ток коллекторного перехода транзистора VТм, протекающий через переход эмиттер-база транзистора VТ1, вводит последний в режим насыщения. При этом с выхода снимается низкий уровень напряжения (логический нуль). Если хотя бы на один вход схемы поступит сигнал логического 0(низкий уровень напряжения), VТм открывается и на базу VТ1 подается низкий уровень напряжения. Последний закрывается и с выхода снимается высокий уровень сигнала (логическая единица). Таким образом, элемент реализует функцию И-НЕ ().

Выходное сопротивление рассмотренного элемента зависит от состояния транзистора VТ1. Когда он открыт, оно близко к нулю, а когда заперт – Rвых ≈Rк =R2 .

Для повышения помехоустойчивости и увеличения нагрузочной способности ТТЛ элементы содержат дополнительные транзисторы (рисунок 7.2).

Рисунок 7.2

Подобная схема называется ТТЛ элементом со сложным инвертором, выполненном на трех транзисторах VT1, VT2 и VT3. Если на всех входах элемента присутствует логическая 1, то эмиттерный переход VТм заперт, а коллекторный – открыт. Ток базы VТм через переход БКVTм поступает в базу VT1. В результате VT1 входит в режим насыщения. Положительным потенциалом, снимаемым с резистора R4, транзистор VT3 открывается и с выхода схемы снимается логический 0. Благодаря наличию диода VD транзистор VT2 при этом надежно закрыт.

Диод обеспечивает дополнительное положительное приращение напряжения на эмиттере VT2 и называется смещающим. Использование таких диодов – один из типовых приемов интегральной технологии, позволяющий обеспечить надежное запирание выключенных транзисторов. Наличие запертого VT2 в коллекторной цепи открытого VT3 практически исключает потребление тока выходной цепью сложного инвертора в состоянии покоя (без нагрузки). Нагрузка, включенная между +Е пит и коллектором VT3 может вызывать достаточно большой ток (I к.VT3=I н ).

Если хотя бы на один вход схемы (рисунок 7.2) поступит логический 0, то транзистор VТм насыщается, на его коллекторе (базе VT1) появляется низкий уровень напряжения и транзистор VT1 запирается. Потенциал его эмиттера стремится к нулю, а потенциал коллектора – к напряжению +Е пит . Транзистор VT3 закрывается, VT2 – открывается. С выхода снимаем высокий уровень напряжения (логическая 1). Каскад на транзисторе VT2 работает в активном режиме как эмиттерный повторитель (значение резистора R3 мало (десятки Ом) и может не учитываться). Выходное сопротивление эмиттерного повторителя очень мало, поэтому нагрузочная способность второй схемы (рисунок 7.2) по сравнению с первой (рисунок 7.1) значительно увеличивается.

Потребление тока в выходной цепи ненагруженного сложного инвертора в этом состоянии также мало, так как VT3 закрыт. Если между выходом (коллектором VT3) и корпусом включить сопротивление нагрузки, то потребляемый схемой ток увеличивается (I н=I эVT2 ).

Отсутствие собственного потребления тока выходной цепью сложного инвертора делает рассматриваемый элемент достаточно экономичным.

Вместе с тем, эта схема имеет существенный недостаток. При формировании логической единицы на выходе ток закрытого транзистора VT3 Iкоз протекает через резистор R4 (рисунок 7.2), создавая на нем падение напряжения, направленное на отпирание транзистора. Чтобы снизить это напряжение значение резистора R4 берется не очень большим (сотни Ом).

Малое значение R4 шунтирует переход база-эмиттер VT3 при его отпирании. Например, при напряжении U бэ.нVT3 =0,6 В через резистор R4=1 кОм протекает ток 0,6 мА. Следовательно, VT3 начнет отпираться только после того, как ток через резистор R4 возрастает до 0,6 мА. Это приводит к растягиванию во времени переходной области передаточной характеристики рассматриваемого элемента (рисунок 6.1).

Кроме того, наличие R4 влияет на стабильность параметров ТТЛ - элемента в рабочем диапазоне температур. Этот резистор имеет положительный температурный коэффициент сопротивления (ТКС). При возрастании температуры значение R4 увеличивается, его шунтирующее действие уменьшается, ток базы VT3 увеличивается, транзистор VT3 насыщается сильнее, что может увеличить время его выключения, т.е. ухудшает быстродействие. При снижении температуры значение R4 падает, его шунтирующее действие возрастает, что приводит к увеличению времени включения (растягиванию во времени переходной области передаточной характеристики микросхемы (рисунок 6.1)).

Для устранения отмеченных недостатков вместо резистора R4 в схему ТТЛ элемента включен нелинейный четырехполюсник (рисунок 7.3), выполненный на транзисторе VT4.

Это позволяет уменьшить длительность переходной области передаточной характеристики ТТЛ- элемента (рисунок 6.1) и повысить стабильность его параметров.

Рассмотренная схема со сложным инвертором также реализует функцию И-НЕ.

Рисунок 7.3

ТТЛ-схемы в настоящее время достаточно широко применяются в модифицированном ТТЛШ исполнении и содержат транзисторы и диоды Шоттки (рисунок 7.4).

Ниже показан пример двухвходового логического ТТЛШ - элемента И-НЕ (рисунок 7.4), имеющего ряд дополнительных элементов, отсутствующих в рассмотренной выше ТТЛ-схеме (рисунок 7.2).

Рисунок 7.4

Во-первых, для повышения нагрузочной способности вместо транзистора VТ2 (рисунок 7.2) в схему введен составной транзистор (VТ2′ , VТ2″ ). Во-вторых, для защиты элемента от случайно поданных отрицательных входных сигналов в него включены диоды VD1, VD2. В-третьих, схема содержит транзистор VТ5, с помощью которого осуществляется перевод выхода схемы в третье, высокоимпедансное (Z) - состояние (см. 4.15). Положительный потенциал (логическая 1) на базе транзистора VТ5 открывает его, закорачивая тем самым коллектор транзистора VТ1 на землю.

Это приводит к тому, что транзисторы VТ2′ , VТ2″ и VТ3 остаются заперты, независимо от состояния входных управляющих сигналов. При этом выход F отключается как от шины питания, так и от земли, т.е. как бы повисает в воздухе. Функциональное обозначение такого логического элемента показано на рисунке 7.5.

Рисунок 7.5

Возможность перевода ТТЛ (ТТЛШ) схем в 3-е состояние позволяет использовать их при работе на одну системную шину, например, в микропроцессорных устройствах. При этом к общей шине подключен целый ряд различных устройств, снабженных выходными цепями с тремя состояниями, причем в каждый момент времени с общей шиной соединено только одно устройство, а выходы остальных находятся в 3-м (Z) - состоянии, т.е. отключены от шины.

7.2 Базовый ЭСЛ - элемент ИЛИ/ИЛИ-НЕ

В этом элементе [3, 11] логические операции выполняются эмиттерно-связанными транзисторами, чем и обусловлено название типа логики. Элемент имеет два выхода, на одном из которых фиксируется результат операции ИЛИ над входными цифровыми сигналами, а на другом - операции ИЛИ-НЕ.

В этой схеме к “земле” присоединена плюсовая шина источника питания, поэтому выходные сигналы имеют отрицательную полярность.

Разработанные на основе схем ЭСЛ ИМС характеризуются высоким быстродействием, высокой нагрузочной способностью, низкой помехоустойчивостью и достаточно большой потребляемой мощностью.

7.3 Базовый КМОП-элемент ИЛИ-НЕ

Логические схемы на комплементарных (дополняющих друг друга) МОП (МДП) - транзисторах содержат последовательно включенные и управляемые одним сигналом МОП-транзисторы с каналами разных типов проводимости (n- и p-типа) (рисунок 7.6).

Рисунок 7.6

Когда один из последовательно включенных транзисторов открывается, другой - закрывается. Поэтому такой каскад практически не потребляет мощности в статическом режиме.

КМОП-элемент (рисунок 7.6) представляет собой делитель напряжения +Епит. Нижнее плечо делителя составляет транзистор VT2, который называется коммутирующим или управляющим. Верхнее плечо образует транзистор VT1, который называется нагрузочным. Если на вход подается высокий уровень напряжения (логическая 1), то открывается транзистор VT2 и закрывается VT1. Большая часть напряжения питания выделяется на нагрузочном транзисторе VT1, а с выхода снимается низкий уровень напряжения (логический 0).

Если на вход поступает низкий уровень сигнала (логический 0), то открывается VT1 и закрывается VT2. С выхода снимается высокий уровень напряжения, а открытый транзистор VT1 выполняет функцию стокового резистора Rс. Рассмотренная схема выполняет функцию инвертора .

Ниже показана схема логического элемента с тремя входами ИЛИ-НЕ на КМОП-транзисторах (рисунок 7.7).

Рисунок 7.7

Если на любой из входов, например, С, подается высокий уровень (логическая 1), то открывается транзистор VT1 и шунтирует параллельно включенные с ним транзисторы VT2 и VT3. Сопротивление нижнего плеча делителя, состоящего из трех параллельно включенных управляющих транзисторов VT1, VT2 и VT3, уменьшается. Одновременно запирается транзистор VT6 и сопротивление верхнего плеча делителя, состоящего из трех последовательно включенных нагрузочных транзисторов VT4, VT5 и VT6 становится весьма значительным. Большая часть напряжения питания +Епит выделяется на нагрузочных транзисторах, а с выхода снимается низкий уровень сигнала (логический 0).

Только когда на всех входах А, В и С присутствует низкий уровень сигнала (логический 0), управляющие транзисторы закрыты, а нагрузочные – открыты. Падение на нагрузочных транзисторах мало и они выполняют функцию стокового (нагрузочного) резистора Rс для параллельно включенных закрытых транзисторов VT1 ... VT3. С выхода снимается высокий уровень напряжения (логическая 1).

Таким образом, рассматриваемый элемент (рисунок 7.7) выполняет логическую функцию ИЛИ-НЕ

. (7.1)

Логические КМОП-элементы имеют ряд существенных достоинств. Во-первых, в статическом состоянии в цепи источника Епит находится запертый транзистор, так что потребляемая элементом мощность весьма мала. Потребление мощности происходит только при переключении элемента. Во-вторых, входное сопротивление полевого транзистора весьма велико, поэтому каждый последующий элемент практически не нагружает предыдущий. В-третьих, при исполнении по интегральной технологии полевой транзистор занимает на подложке (основании микросхемы) меньшую площадь, чем биполярный. Недостатком элемента является меньшее быстродействие, чем у ТТЛШ - и ЭСЛ - элементов.

При перевозке и монтаже КМОП-схем нужно соблюдать определенные меры предосторожности. В частности, монтажник и все монтажные инструменты должны быть заземлены, чтобы исключить возможность пробоя изоляции между затвором и каналом.

8.ГЕНЕРАТОРЫ ТАКТОВЫХ ИМПУЛЬСОВ (ГТИ) на логических элементах

8.1 ГТИ на двух инверторах

Существует много различных схем ГТИ (мультивибраторов) на логических элементах (ЛЭ) [6, 12], простейшей из которых является схема на двух элементах И-НЕ (инверторах) (рисунок 8.1).

Рисунок 8.1

Для стабилизации работы в схеме использована местная (охватывающая только одну ИМС) отрицательная обратная связь (ООС) через резистор R .

Необходимая для самовозбуждения генератора положительная обратная связь (ПОС) реализована через конденсатор С .

В процессе работы схемы перезаряд конденсатора С через резистор R (рисунок 8.2).

Рисунок 8.2

На временном интервале Т1 на входе элемента DD1 напряжение U 11 > U пор ≈ 1,3...1,5 В, где U пор – пороговое напряжение логического элемента (рисунок 6.1). Поэтому на выходе DD1 поддерживается низкий уровень напряжения U 021 , а на выходе DD2 - высокий уровень U 022 . Ток перезаряда конденсатора течет от источника питания по цепи: (“+Епит”; R1вых2; С; R; R0вых1; “земля”) и экспоненциально уменьшается с постоянной времени

.(8.1)

При этом напряжение на входе DD1 также экспоненциально падает от начального напряжения , асимптотически стремясь к уровню . В момент, когда напряжение на входе DD1 достигает уровня порога Uпор, инвертор DD1 переходит в усилительный режим (наклонный участок передаточной характеристики логического элемента (рисунок 6.1)). Напряжение U 21 возрастает и инвертор DD2 также переходит в усилительный режим. В схеме начинает выполняться условие возникновения скачков: баланс амплитуд и баланс фаз (ПОС), что способствует быстрому (лавинообразному) переключению мультивибратора в другое квазиустойчивое состояние равновесия (U 21 = 1, U 22 = 0 ).

На выходе возникает отрицательный скачок напряжения, который через конденсатор С прикладывается ко входу U 11 , вызывая там тоже скачок напряжения. Т.к. , то на входе появляется небольшое отрицательное напряжение .

На временном интервале Т2 напряжение на входе DD1 U 11 < U пор , поэтому на выходе DD1 - высокий уровень , а на выходе элемента DD2 - низкий . Конденсатор С вновь перезаряжается. Ток перезаряда С протекает в противоположном направлении по цепи: (“+Епит”; ; R; С; ; “земля”).

По мере перезаряда ток через резистор R уменьшается экспоненциально с постоянной времени

,(8.2)

а напряжение на входе DD1 экспоненциально возрастает от уровня , асимптотически стремясь к уровню .

В момент совпадения U 11 и U пор схема вновь переключается. На выходе U 22 появляется положительный скачок напряжения, который через конденсатор С прикладывается ко входу U 11 , вызывая там также скачок напряжения. Далее описанные процессы повторяются.

Период генерируемых импульсов определяется зависимостью [12]

(8.3)

при условии, что величина резистора R лежит в диапазоне:

240 Ом < R < 470 Ом. (8.4)

К достоинствам рассмотренного МВ относятся: простота схемы и стабильность частоты генерации. При изменении напряжения питания ИМС ТТЛ-типа в диапазоне (4,5...5,5) В частота изменяется только на 2%. Главный недостаток - искажение вершины выходных импульсов, т.к. выход связан с конденсатором, который постоянно перезаряжается.

Для устранения этого недостатка в схему вводят еще один элемент И-НЕ (инвертор).

8.2 ГТИ на 3-х инверторах.

В схеме такого генератора (рисунок 8.3) резистор R отключен от выхода DD1 и подключен к выходу элемента DD3.

Рисунок 8.3

Перезаряд конденсатора С происходит через резистор R и выходные цепи DD2 и DD3. Поскольку элемент DD1 не нагружен емкостью, импульсы на его выходе обладают хорошей прямоугольностью. Принцип работы схемы аналогичен предыдущей. Временная диаграмма работы показана на рисунке 8.4

Величина резистора R выбирается из условия [12]

240 Ом < R < 1,5 кОм. (8.5)

Рисунок 8.4

Период генерируемых импульсов

(8.6)

9.ФУНКЦИОНАЛЬНЫЕ УСТРОЙСТВА КОМПЬЮТЕРНОЙ (ЦИФРОВОЙ) ЭЛЕКТРОНИКИ

9.1 Комбинационные цифровые устройства (КЦУ)

Логические устройства, выходные сигналы которых однозначно определяются комбинацией входных логических переменных в рассматриваемый момент времени, называются комбинационными.

9.1.1 Анализ и синтез КЦУ

В процессе проектирования любого устройства выполняется ряд действий, которые можно отнести к задачам анализа и синтеза.

9.1.1.1 Анализ КЦУ

Выполнение задач анализа КЦУ предполагает наличие готовой функциональной схемы устройства на логических элементах заданного базиса. В процессе анализа оцениваются некоторые характеристики имеющейся схемы КЦУ. Например, можно составить булево выражение и таблицу истинности, определяющие преобразование информации в КЦУ; минимизировать логическую функцию, которую выполняет анализируемая схема; оценить аппаратные затраты на реализацию схемы; её быстродействие; потребляемую мощность; рассмотреть возможность образования в схеме ложных опасных состояний в результате состязаний (гонок) и др.

9.1.1.2 Синтез КЦУ

Синтез КЦУ предусматривает построение функциональной схемы устройства, т.е. определение состава необходимых логических элементов и соединений между ними, при которых обеспечивается преобразование входных цифровых сигналов в выходные в соответствии с заданными условиями работы устройства. В процессе синтеза необходимо минимизировать аппаратные затраты на реализацию устройства. Рассмотрим особенности синтеза КЦУ с одним выходом. Последовательность синтеза целесообразно разбить на ряд этапов.

Этап 1. Задание логической функции, определяющей функционирование синтезируемого КЦУ. Как отмечалось ранее, это можно сделать словесно, с помощью таблиц истинности или булевых выражений.

Этап 2. Минимизация логической функции, которая осуществляется алгебраическим или графическим методом (с помощью диаграмм Вейча, карт Карно).

Этап 3. Запись булевого выражения минимизированной переключательной функции.

Этап 4. Преобразование булевого выражения минимизированной ПФ для реализации её в заданном базисе И-НЕ или ИЛИ-НЕ.

Этап 5. Составление функциональной схемы КЦУ, т.е. изображение нужных логических элементов и связей между ними.

Проиллюстрируем этапы синтеза КЦУ на примере.

Необходимо синтезировать на элементах И-НЕ КЦУ на три входа, выходной сигнал которого совпадает с большинством входных сигналов.

Данное словесное описание задает логическую функцию МАЖОРИТАРНОСТЬ. Её работу отражает таблица истинности (таблица 9.1).

Таблица 9.1

Булево выражение ПФ в СДНФ имеет вид

(9.1)

Минимизируя данное выражение, используя тождества и теоремы булевой алгебры, получим

. (9.2)

Преобразуем данное выражение для его реализации в базисе И - НЕ.

Применяя теорему де Моргана, получим

. (9.3)

Функциональная схема синтезируемого КЦУ, реализующего выражение (9.3) на элементах И-НЕ, приведена на рисунке 9.1.

Рисунок 9.1

На практике широко применяются КЦУ, имеющие несколько выходов. При проектировании таких устройств можно воспользоваться рассмотренными выше правилами синтеза, если представить устройство в виде совокупности соответствующего числа КЦУ с общими входами.

Функционирование КЦУ с m -выходами описывается (задается) аналогичным количеством переключательных функций, над каждой из которых в процессе синтеза выполняются действия, описанные выше.

9.1.2 Типовые КЦУ

В цифровой технике при построении сложных устройств широко применяются не только отдельные логические элементы, реализующие элементарные булевы функции, но и их комбинации в виде типовых структур, выполняемых как единое целое в виде интегральных микросхем (ИМС). На входы таких структур могут подаваться информационные логические сигналы и сигналы управления. Последние могут определять, например, порядок передачи информационных входных сигналов на выход или играть роль сигналов синхронизации. Во многих случаях, особенно при использовании в устройствах выходных цепей с тремя состояниями, в качестве сигналов синхронизации выступают сигналы “Выбор микросхемы” (CS ). Наличие активного значения такого сигнала управления (в одних схемах это логический нуль, в других - логическая единица) разрешает устройству выполнение заданных функций, отсутствие его - переводит схему в “невыбранное” состояние, при котором она не выполняет обработку информации, а её выходы отключены от нагрузки.

9.1.2.1 Шифраторы и дешифраторы

В повседневной жизни для представления чисел мы применяем десятичную систему счисления. Если последняя используется для представления дискретных сообщений (дискретной информации - данных), то говорят о кодировании – установлении соответствия между элементами данных и совокупностью символов, называемых кодовой комбинацией. В большинстве современных компьютеризированных систем управления и автоматики входная дискретная информация представлена в десятичном (унитарном) коде, а обработка информации цифровым компьютером осуществляется над данными, представленными в двоичном коде. Возникает задача преобразования десятичного (унитарного) кода в двоичный при вводе в систему и обратного перевода двоичного кода в десятичный (унитарный) при выводе из цифровой системы результатов обработки информации.

Комбинационное цифровое устройство (КЦУ), выполняющее перевод десятичного (унитарного) кода в двоичный, называется шифратором (кодером) двоичного кода, а осуществляющее преобразование двоичного кода в десятичный (унитарный) – дешифратором (декодером) двоичного кода.

Очень часто десятичные коды преобразуются в двоично-десятичные, которые называют BCD (Binary Code Decimal)-кодами или кодами 8421. В этом случае КЦУ, преобразующие десятичный код в BCD-код и наоборот, называют соответственно шифратором (кодером) и дешифратором (декодером) двоично-десятичного кода (BCD-кода).

Распространенным выходным устройством, отображающим десятичные числа, является семисегментный индикатор. Его работой управляет дешифратор, преобразующий BCD-код в семисегментный. Рассмотрим названные устройства более подробно.

9.1.2.1.1 Шифраторы двоичного кода

Шифраторы двоичного кода преобразуют десятичный (унитарный) код в двоичный. Если число разрядов выходного ДК (выходов шифратора) равно m , то максимальное число входных шин определяется числом возможных кодовых комбинаций ДК и составляет 2m .

Условное обозначение шифратора показано на рисунке 9.2.

Рисунок 9.2

На выходных шинах устанавливается ДК, десятичный эквивалент которого соответствует номеру входа, на котором появилась логическая 1. На остальных входах при этом присутствуют нули. Такой код называют унитарным (десятичным).

Рассмотрим пример проектирования шифратора, у которого число разрядов выходного ДК m =2 . Максимальное число входов равно 2m=22=4, что позволяет отобразить двухразрядным выходным двоичным кодом четыре десятичные цифры 0, 1, 2, 3. Иногда при проектировании шифраторов нулевой вход опускают, считая, что нулевой цифре на входе соответствуют пассивные сигналы (нули) на всех оставшихся входах. Активный входной сигнал – логическая 1. Принимая такой подход, составим таблицу истинности рассматриваемого в примере (рисунок 9.2.1) шифратора (таблица 9.2).

Таблица 9.2

Рисунок 9.2.1

Минимизируем функции F2, F1 с помощью диаграмм Вейча (рисунок 9.3)

Рисунок 9.3

Если провести минимизацию по нулевым значениям функций F2, F1 , получим минимальные КНФ:

F 2 = B + C , F 1 = C + A . (9.4)

В результирующие конъюнкции входят те переменные, которые в пределах накрытия не меняют своего значения (входят в прямой или инверсной форме). Переменные, которые находятся в столбцах и строках, не помеченных черточкой входят в прямой форме, а помеченные – в инверсной.

Принципиальная схема шифратора, реализующего эти уравнения, показана на рисунке 9.4.

Рисунок 9.4

В цифровой электронике существует много ИМС, выполняющих функцию шифратора, например, К555ИВ1. Ниже показаны ее функциональное обозначение (рисунок 9.5) и таблица истинности (таблица 9.3)

Рисунок 9.5

Кодируемый сигнал низкого уровня (логический 0) поступает на один из входов X0...Х7. На остальных входах должны быть сигналы высокого уровня (таблица 9.3).

Микросхема имеет управляющий (стробированый) вход V и два дополнительных выхода: Р – разрешение переноса и G – запрет переноса. Активными сигналами на этих выходах являются логические единицы. Сигналы на входе V разрешают работу ИМС в режиме кодирования (V =0 ) или запрещают работу (V =1 ). В случае запрета (V =1 ) на всех выходах устанавливаются напряжения высокого уровня независимо от сигналов на входах. Сигнал запрета переноса (Р =0 ) появляется тогда, когда на всех информационных входах X0...Х7 будут сигналы высокого уровня (логические единицы). В этом случае появляется единица на выходе G .

Сигналы с выходов G и P используют для управления схемой, которая принимает сигналы с выходов шифратора.

Некоторые шифраторы основную функцию совмещают с возможностью введения приоритетов кодируемых сигналов. Микросхема К555ИВ1 (рисунок 9.5) обладает такой возможностью. Функция приоритета реализуется следующим образом. В ИМС допускается одновременное поступление активных сигналов (логических нулей) на несколько входов. Приоритетом обладает активный сигнал на входе с меньшим номером, и выходной двоичный код будет соответствовать этому выбранному сигналу. Например, при комбинациях входных сигналов 11110111, 00000111, 10100111, записанных в порядке принятом в таблице 9.3, результат будет один и тот же: на выходе будет сформирован код 011, поскольку приоритетом обладает нулевой сигнал на входе Х3.

Таблица 9.3

9.1.2.1.2 Шифраторы двоично-десятичного кода

Шифраторы двоично-десятичного кода преобразуют входной десятичный (унитарный) код в двоично-десятичный (BCD)-код (код 8421). С выхода такого шифратора параллельно снимается группа двоичных сигналов, из которых каждые четыре (тетрада) отображают в двоичном коде десятичную цифру. Отличие четырехразрядного двоичного кода от четырехразрядного BCD-кода заключается в диапазоне изменения комбинаций выходного кода:в первом случае выходной код изменяется от 0000 до 1111, а во втором – от 0000 до 1001.

В одном байте (восьми битах) можно упаковать (уложить) две десятичные цифры в BCD-коде. Такой формат представления десятичных чисел называется упакованным.

На рисунке 9.6 приведено функциональное обозначение шифратора BCD-кода.

На вход системы поступают двоичные цифры от 0 до 9, которые отображаются на выходе одной тетрадой двоичного кода, принимающей значения от 0000 В до 1001 В.

Рисунок 9.6

9.1.2.1.3 Дешифраторы двоичного кода

Дешифратором (декодером) двоичного кода называют КЦУ, преобразующее входной двоичный код в десятичный (унитарный). Полный дешифратор с m входами имеет 2m выходов. Каждой комбинации входных сигналов соответствует активное значение только одного определенного выходного сигнала. Ниже показана таблица истинности (таблица 9.4) и условное обозначение (рисунок 9.7) трехвходового полного дешифратора с единичными активными значениями выходных сигналов F0 ...F7 .

Рисунок 9.7

Дешифратор реализует восемь различных логических функций:

Таблица 9.4

Если входные переменные рассматривать как двоичную запись чисел, то логическая единица формируется на том выходе, номер которого соответствует десятичному эквиваленту входного двоичного числа.

Рассмотренный дешифратор (таблица 9.4) является преобразователем двоичного кода в унитарный (десятичный).

Приведенные булевы выражения функций F0...F7 можно реализовать на логических элементах в базисах И, ИЛИ, НЕ; И-НЕ или ИЛИ-НЕ, пользуясь методикой изложенной ранее.

В интегральном исполнении выпускаются различные структуры дешифраторов, в которых имеются 2, 3 или 4 входа. В одном корпусе может быть несколько дешифраторов.

Для увеличения функциональных возможностей устройств часто предусматривается использование нескольких дополнительных сигналов управления. В качестве примера на рисунке 9.8 дано изображение микросхемы К555ИД4, содержащей сдвоенный двухвходовый дешифратор с активными нулевыми выходными сигналами.

Рисунок 9.8

Выходные сигналы обоих дешифраторов зависят от комбинации входных сигналов А , В . Синхронизация процесса формирования выходных сигналов F0...F3 для каждого дешифратора задается комбинациями управляющих сигналов V . Работу верхнего дешифратора разрешает комбинация V 1=0, V 2=1, а работу нижнего- V 3=0, V 4=0. Введение такого управления расширяет возможности микросхемы при построении более сложных устройств, например, дешифраторов с увеличенным числом входов и выходов.

На рисунке 9.9 показан пример включения двух микросхем К555ИД4 для реализации дешифратора четырехразрядного входного двоичного кода в выходной шестнадцатипозиционный унитарный (десятичный) код. Работу этого дешифратора поясняют таблицы 9.4.1 и 9.4.2.

Рисунок 9.9

Таблица 9.4.1

Таблица 9.4.2

Дешифраторы могут быть неполными (имеющими число выходов N вых<2m, где m – число входных переменных). Например, такие дешифраторы могут использоваться для преобразования двоично-десятичного кода в код, предназначенный для управления десятичным индикатором (дешифраторы 4х10). На рисунке 9.10 показано условное обозначение дешифратора 4х10 (например, микросхемы К555ИД1 или К564ИД1). Схема имеет активные единичные выходные сигналы.

Рисунок 9.10

9.1.2.1.4 Дешифратор BCD-кода в семисегментный код

Подобное название имеет преобразователь двоично-десятичного (BCD ) кода в код семисегментного индикатора десятичных цифр.

9.1.2.1.4.1 Семисегментные индикаторы на светодиодах

Очень распространенным выходным устройством отображения десятичных чисел является семисегментный индикатор. Семь сегментов индикатора обозначены буквами от а до g (рисунок 9.11, а).

Рисунок 9.11

Способ изображения десятичных цифр от 0 до 9 показан на рисунке 9.11,б. Например, если светятся сегменты a , b и c , то на индикаторе появляется десятичная цифра 7. Если светятся все сегменты от a до g , то появляется цифра 8. Существует несколько разновидностей индикаторов: на жидких кристаллах (ЖКИ), накальные (подобен обычным лампам накаливания), светодиодные и т.д.

Основной частью светодиода [18] является диод с плоскостным p-n - переходом. Когда диод включен в прямом направлении, через p-n - переход протекает ток и возникает излучение, которое фокусируется в индикаторе специальной линзой, чтобы его можно было наблюдать в виде загорания определенного сегмента.

Схема включения одного светодиода (сегмента) приведена на рисунке 9.12,а.

Рисунок 9.12

. (9.4.1)

Когда ключ SA1 замкнут, ток от источника Епит=+5В течет через светодиод, вызывая его свечение. Последовательно включенный резистор ограничивает ток до уровня примерно (10…20) мА . Без ограничивающего резистора светодиод может выйти из строя. Обычно на выводах светодиодов при излучении допускается напряжение (UVD.пр ) не более (1,7…2) В. Как и всякий диод, светодиод чувствителен к полярности приложенного напряжения. Чтобы он был включен в прямом направлении катод (К ) должен быть подключен к отрицательному полюсу источника питания (земле), а анод (А) – к его положительному полюсу.

Устройство семисегментного индикатора на светодиодах показано на рисунке 9.12, б. В каждом сегменте (от а до g ) содержится светодиод и фокусирующая линза. Аноды всех светодиодов соединены вместе и подключены с правой стороны индикатора к одному выводу - общему аноду (ОА ). Катоды каждого светодиода связаны с внешними выводами, обозначенными a, b, c, ... g . Индикатор (рисунок 9.12, б) относится к семисегментным светодиодным индикаторам с общим анодом. Существуют индикаторы с общим катодом [15].

На рисунке 9.12, в показано управление сегментами индикатора с помощью механических переключателей. При замыкании одного из ключей SA1...SA7 ток от Епит=+5В течет: через выбранный сегмент, ограничительный резистор и замкнутые контакты переключателя – на землю (-Епит ). При этом выбранный сегмент будет светиться (излучать). Если, например, мы захотим высветить на индикаторе десятичную цифру 7, то необходимо замкнуть ключи SA1, SA2 и SA3, чтобы излучали сегменты а, b ис . Если хотим высветить цифру 5, необходимо замкнуть ключи SA1, SA3, SA4, SA6 и SA7 , которые заземляют катоды сегментов a, c, d, f и g . Следует обратить внимание, что в светодиодном индикаторе с общим анодом для активизации (зажигания) сегментов необходимо подать потенциал земли (логический нуль) на вывод, соответствующий выбранному сегменту.

Для управления работой индикатора на рисунке 9.12, в использовались механические переключатели. Обычно управляющие сигналы формируются интегральными микросхемами, например, дешифратором BCD-кода в семисегментный код.

Ниже показано изображение такого дешифратора на электрических схемах (рисунок 9.13,а) и его подключение к семисегментному светодиодному индикатору с общим анодом (рисунок 9.13,б).

А Б

Рисунок 9.13

В качестве дешифраторов BCD-кода в семисегментный могут использоваться различные микросхемы, приведенные в [4, 15].

Например, ИМС К514ИД2, обозначение которой дано на рисунке 9.13,а, имеет открытые коллекторные выходы и используется совместно с индикаторами, имеющими общий анод. При этом требуется применение внешних резисторов, включаемых между выходами дешифратора и входами индикатора (см. рисунок 9.13,б). Допустимый ток микросхемы дешифратора по каждому выходу составляет 22 мА.

Помимо информационных входов, на которые поступает двоично-десятичный код, индикаторы могут содержать ряд управляющих входов [4, 15, 18], например, для подавления нулей, гашения, контроля свечения, синхронизации и т.д.

9.1.2.2 Мультиплексоры и демультиплексоры

В современных микропроцессорных устройствах управления и однокристальных микроЭВМ широко применяются КЦУ, осуществляющие подключение (коммутирование) выхода одного из параллельно включенных цифровых устройств на общую шину или, наоборот, соединение общей шины с входом одного из нескольких параллельно включенных устройств. Эти функции выполняют устройства, называемые мультиплексорами и демультиплексорами.

9.1.2.2.1 Мультиплексоры

Мультиплексор – это комбинационное цифровое устройство, которое соединяет (коммутирует) один из нескольких информационных входных сигналов с одним общим выходом. Пример обозначения мультиплексора на электрических схемах показан на рисунке 9.14, а.

Устройство содержит восемь информационных входов: D0, D1, ..., D7 ; три адресных входа: А0, А1, А2 и один синхронизирующий (управляющий) вход V .

Рисунок 9.14 а

В зависимости от комбинации адресных сигналов А0, А1, А2 он обеспечивает коммутацию одного из восьми информационных входных сигналов Di на общий выход F . Нулевой синхросигнал на входе V разрешает передачу информации с выбранного входа на выход. Булево выражение, описывающее функционирование рассматриваемого мультиплексора имеет вид

(9.5)

Пример реализации мультиплексора 4 x 1.

Мультиплексор можно реализовать с помощью логических элементов заданного базиса. В его структуру можно ввести и более сложные цифровые устройства, например, преобразователь двоичного кода в десятичный (дешифратор).

На рисунке 9.14, б приведен пример реализации мультиплексора с четырьмя информационными входами на ЛЭ базиса И, ИЛИ, НЕ и дешифраторе, а на рисунке 9.14, в показано его функциональное обозначение. Если V =0, то F = 0 независимо от информационных сигналов.

Б

В

Рисунок 9.14

Схема реализует булево выражение

. (9.6)

Существуют мультиплексоры в интегральном исполнении, например, ИМС К555КП2 (рисунок 9.15).

Рисунок 9.15

Мультиплексор КП2 (рисунок 9.15,а) содержит два мультиплексора 4x1 с общими адресными входами. Он состоит из двух частей, каждая из которых содержит четыре информационных канала А1 ... А4 (В1 ... В4) ; и один выход F А (F В ). Управляющие (адресные) входы V 2, V 1 являются общими, т.е. сигналы на них оказывают одновременное воздействие на обе части ИМС. Правила работы схемы отражает таблица 9.5.

Таблица 9.5

Для увеличения числа каналов объединяют несколько мультиплексоров, используя для этой цели стробированые входы, как это показано на рисунке 9.15, б. Эта схема реализует мультиплексор 8х1 (таблица 9.5.1).

Таблица 9.5.1

9.1.2.2.2 Демультиплексоры

Демультиплексор – это КЦУ, которое соединяет (коммутирует) общий информационный вход с одним из нескольких выходов в соответствии с заданным кодом на управляющих (адресных) входах. Иными словами, демультиплексоры решают задачи, обратные мультиплексированию. Пример обозначения демультиплексора на электрических схемах показан на рисунке 9.16, a.

Схема имеет четыре информационных выхода и два адресных входа А0 иА1 . Булевы выражения, описывающие работу данного демультиплексора, имеют вид:

(9.7)

Такими же выражениями определяется работа дешифратора с синхровходом V (рисунок 9.16, б). Поэтому его можно использовать в качестве демультиплексора, если информационный входной сигнал подавать на вход V .

А Б

Рисунок 9.16

9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)

Мультиплексоры – селекторы являются двунаправленными, поскольку позволяют коммутировать цифровые и аналоговые сигналы в обоих направлениях, и поэтому могут быть использованы не только в качестве мультиплексора для коммутации одного из входов на выход, но и в качестве селектора (демультиплексора) для коммутации входа на один из выходов.

Ниже показаны: обозначение мультиплексора-селектора (демультиплексора) на электрических схемах (рисунок 9.17, а) и его упрощенная внутренняя структура (рисунок 9.17, б).

Рисунок 9.17

Устройство содержит две группы двунаправленных ключей (К1 ...К4 ) и дешифратор. Выходные сигналы дешифратора воздействуют на управляющие входы ключей (Е ) и определяют их состояние. При Е =0 ключ закрыт, а при Е =1 – открыт и образует низкоомную цепь распространения сигнала через него. Такой ключ называют аналоговым, поскольку он обеспечивает неискаженную двухстороннюю передачу сигналов. Каждый ключ К имеет два равнозначных вывода, любой из которых может быть входом или выходом. По одному из выводов ключи объединены в две группы F А и F В , которые образуют выходы мультиплексоров и входы демультиплексоров.

Структуру, представленную на рисунке 9.17, б, имеет микросхема К561(564)КП1, выполненная по КМОП-технологии и содержащая два мультиплексора - селектора, управляемые от общих входов V1, V2 и С (рисунок 9.17, а). При единичном управляющем сигнале на входе С ключи разомкнуты и выходы находятся в 3-м состоянии.

9.1.2.3 Сумматоры и полусумматоры

Сумматор предназначен для сложения двух чисел, заданных в двоичном коде. Из примера, приведенного на рисунке 9.18, видно, что правила сложения десятичных и двоичных чисел одинаковы:

1) сложение производится поразрядно от младшего разряда к старшему;

2) сумма младших разрядов слагаемых А 0 и В 0 записывается в соответствующей системе счисления однозначным числом S 0 либо двухзначным числом P 0S 0 , где Р 0 называется переносом из нулевого разряда в соседний первый;

3) во всех последующих разрядах находится сумма данных разрядов слагаемых A i, B i и переноса P i-1 от сложения предыдущих разрядов (в примерах на рисунке 9.18 этот случай помечен звездочкой).

Рисунок 9.18

Cказанное отражает таблица истинности одноразрядного двоичного полного сумматора (таблица 9.6).

Таблица 9.6

Булевы выражения логических функций Si и Pi в СДНФ имеют вид

, (9.8)

. (9.9)

Выражение (9.9) можно минимизировать. В результате получим

. (9.10)

На основании выражений (9.8, 9.10) одноразрядный двоичный полный сумматор может быть реализован в базисе И, ИЛИ, НЕ (рисунок 9.19).

Рисунок 9.19

Используя правила перехода из базиса И, ИЛИ, НЕ в базис И-НЕ и ИЛИ-НЕ (5.1), можно построить одноразрядный полный сумматор в двух других базисах.

Обозначение одноразрядного сумматора на электрических схемах приведено на рисунке 9.20, в.

Полусумматор, в отличие от полного сумматора, обеспечивает выполнение операции суммирования двух одноразрядных двоичных чисел Ai и Bi без учета сигнала переноса. В результате сложения наряду с суммой может получиться перенос. Функционирование полусумматора описывается таблица 9.7.

Таблица 9.7

Пример проектирования полусумматора на логических элементах.

Как видно из таблицы 9.7, для реализации функции Si необходим элемент “неравнозначность” (сумматор по модулю два), а для реализации функции Pi - логическое И. Булевы выражения для Si и Pi в СДНФ имеют вид:

. (9.11)

На рисунке 9.20.1 приведена схема, реализующая выражение 9.11 на элементах И, ИЛИ, НЕ.

Рисунок 9.20.1

Для получения более простой схемы одноразрядного полусумматора на логических элементах функцию Si лучше представить в СКНФ (см. таблицу 9.7)

.(9.12)

Выполнив преобразование по теореме де Моргана, получим:

,(9.13)

где Ai∙Bi = Pi (см. 9.11).

Выражение (9.13) реализуется схемой, показанной на рисунке 9.20, а.

Рисунок 9.20

Если сравнить эту схему со схемой, реализующей выражение (9.11), то схема на рисунке 9.20, а выглядит проще.

Условные графические обозначения полусумматора и полного одноразрядного сумматора на электрических схемах показаны на рисунке 9.20 б, в, а схема полного одноразрядного сумматора, выполненного на двух полусумматорах, показана на рисунке 9.20, г.

Для сложения n-разрядных чисел необходимо (n-1) одноразрядных полных сумматоров и один полусумматор в нулевом разряде (рисунок 9.21).

В этом сумматоре реализована последовательная передача переноса из одного разряда в другой. При большом количестве разрядов суммируемых чисел длительность суммирования в сумматорах с последовательным переносом может оказаться недопустимо большой. Бóльшим быстродействием обладают сумматоры с параллельным переносом, содержащие схему ускоренного переноса [3].

Рисунок 9.21

9.1.2.4 Устройства контроля четности (УКЧ)

Предназначены для проверки двоичных кодовых комбинаций, поступающих на их входы, на наличие в них четного (нечетного) числа единиц. Такое КЦУ имеет n входов, равное количеству разрядов входного ДК, и один выход. На выходе формируется напряжение высокого уровня только в том случае, если число единиц во входном коде нечетное. Основу схемы контроля четности составляет сумматор по модулю два, реализующий логическую операцию

.(9.14)

Для двух переменных эта операция может быть выполнена логическим элементом “ИСКЛЮЧАЮЩЕЕ ИЛИ”, который реализует логическую функцию

.(9.15)

Функция F имеет значение единица только в том случае, если в наборе из двух переменных имеется одна единица, в остальных случаях значение функции равно нулю.

Ниже показаны: состав микросхемы К555ЛП5, включающей 4 двухвходовых сумматора по модулю два (рисунок 9.22, а), пример построения на основе ИМС К555ЛП5 устройства контроля четности 8-разрядного ДК (рисунок 9.22,б) и обозначение микросхемы К561СА1, являющейся устройством контроля четности 12-разрядных двоичных кодов (рисунок 9.22, в).

Если V = 0, то:

чет -F = 0; ü

ýF дополняет до четности.

нечет -F = 1;þ

Если V = 1, то:

чет -F = 1; ü

ýF дополняет до нечетности.

нечет -F = 0;þ

А Б

В

Рисунок 9.22

9.1.2.5 Цифровые компараторы

Сравнивают два числа, представленных в двоичном коде, А={an-1, an-2,..., a1, a0} и В= {вn-1, вn-2,..., в1, в0} и формируют признак результата сравнения в виде напряжения высокого уровня на одном из выходов: FA=B , FA<B , FA>B .

Рисунок 9.23

Наиболее простой является схема формирования признака равенства двух чисел (рисунок 9.23).

Такой компаратор включает логический элемент ИЛИ-НЕ, на входы которого подаются результаты поразрядного сложения по модулю два. Схема реализует логическую функцию

.(9.16)

После преобразования (9.13.1) по теореме де Моргана получим:

. (9.17)

Учитывая, что = – неэквивалентность (и сумма по модулю два для двух переменных), выражение (9.17) примет вид:

,(9.18)

что соответствует рисунку 9.23.

Если А=В , то F=1 , если А ¹ В , то F=0 .

Ниже показаны: обозначение 4-входового компаратора на электрических схемах (рисунок 9.24, а) и пример его реализации на сумматоре и логических элементах И, ИЛИ-НЕ, НЕ (рисунок 9.24, б).

А

Б

Рисунок 9.24

9.1.3 Использование для проектирования КЦУ мультиплексоров, дешифраторов и постоянных запоминающих устройств

В связи с тем, что многие серии ИМС содержат в своем составе мультиплексоры, дешифраторы и постоянные запоминающие устройства (ПЗУ), то рассмотрим возможность реализации на их основе различных КЦУ. В ряде случаев, особенно при большом числе входных переменных и значительном количестве выходов это позволяет уменьшить общее число требуемых корпусов микросхем.

9.1.3.1 Построение КЦУ на мультиплексорах

В качестве примера рассмотрим реализацию с помощью восьмивходового мультиплексора (рисунок 9.25) мажоритарного элемента, функционирование которого описано таблицей истинности (таблица 9.8).

На адресные входы мультиплексора подаются входные логические переменные Х1, Х2, Х3 , а на информационных входах D0...D7 зафиксированы значения реализуемой логической функции на наборах логических переменных, номера которых совпадают с номерами информационных входов мультиплексора.

Рисунок 9.25

Таблица 9.8

Имеется возможность вдвое сократить требуемое число информационных входов мультиплексора (а, следовательно, использовать более простую его структуру), если на эти входы подать не только фиксированные уровни логических единиц и нулей, но и значения отдельных входных переменных Х .

Таблица 9.9

(A2)	(A1)	Информационные входы мультиплексора 4x1 (рисунок 9.26)
№ набора	X3	X2	X1	F	D
Гр.1	0	0	0	0	0	D0=0
	1	0	0	1	0
Гр.2	2	0	1	0	0	D1=X1
	3	0	1	1	1
Гр.3	4	1	0	0	0	D2=X1
	5	1	0	1	1
Гр.4	6	1	1	0	1	D3=1
	7	1	1	1	1

Для этого еще раз изобразим таблицу истинности проектируемого мажоритарного элемента, разделив ее на четыре группы по две строки в каждой (таблица 9.9).

В пределах каждой группы возможны только четыре значения выходной булевой функции F : нулевое значение на обоих наборах – гр. 1; единичное значение на обоих наборах – гр.4: совпадение функции F с переменной Х1 (наборы 2, 3, 4, 5): противоположные значения функции F и переменной Х1 (в данном примере отсутствуют).

Следовательно, для реализации соответствующего КЦУ можно использовать четырехвходовой мультиплексор, на адресные входы которого подаются переменные Х3 и Х2 , а на информационные входы D – значения в соответствии с последним столбцом таблицы 9.9 (рисунок 9.26).

Рисунок 9.26

В результате имеется возможность уменьшить аппаратные затраты используя для реализации трехвходового мажоритарного элемента лишь половину микросхемы К555КП2.

9.1.3.2 Построение КЦУ на дешифраторах

Для построения КЦУ можно использовать дешифраторы. Так как активное значение сигнала на каждом выходе дешифратора определяет одну из комбинаций входных сигналов, то, объединяя с помощью соответствующих логических элементов некоторые выходные сигналы дешифратора, можно реализовать КЦУ, заданное любой таблицей истинности, с числом наборов, не превышающим число выходов используемого дешифратора.

Рассмотрим пример реализации трехвходового мажоритарного элемента (таблица 9.8) на трехвходовом дешифраторе.

Для выходов дешифратора Yi с активными единичными значениями выходных сигналов (рисунок 9.27, а) можно записать:

;;

;;

;;

;.

В таком случае в СДНФ функция мажоритарность в соответствии с таблицей 9.8 может быть представлена в виде

.(9.17)

Это выражение и реализует схема на рисунке 9.27, а.

Представим ту же функцию в СКНФ и произведем некоторые преобразования по теореме де Моргана:

.

Проанализировав полученное выражение, а также выражения для Yi , приведенные выше, можно окончательно записать:

.(9.18)

В этом случае трехвходовой мажоритарный элемент может быть реализован на трехвходовом дешифраторе с активными нулевыми значениями выходных сигналов (рисунок 9.27, б).

Рисунок 9.27

Если сравнить между собой реализации КЦУ на основе мультиплексоров и дешифраторов, то можно отметить меньшие аппаратные затраты при использовании мультиплексоров. Однако в конкретных условиях проектирования КЦУ может оказаться целесообразным применение для этих целей и дешифраторов, например, когда половина микросхемы сдвоенного дешифратора уже использована в составе проектируемого устройства, а другая половина осталась свободной и может быть применена для построения какого-либо КЦУ.

9.1.3.3 Построение КЦУ на постоянном запоминающем устройстве (ПЗУ)

ПЗУ представляет собой большую интегральную схему (БИС), имеющую N входов и М выходов. Упрощенная структура ПЗУ при Nвх =2 и Мвых =3 приведена на рисунке 9.28, а. На входе схемы установлен дешифратор, преобразующий комбинации двухразрядного двоичного кода в четырехпозиционный унитарный (десятичный) код. При каждой комбинации входного ДК на одном из выходов дешифратора появляется логическая 1, а на остальных – нули.

Между выходами дешифратора k, l, m, n и выходными шинами ПЗУ X, Y, Z включены цепочки из двух последовательно включенных диодов VD1 и VD2. На рисунке 9.28, б в качестве примера показана связь между выходной шиной К дешифратора и выходом Х ПЗУ. В исходном состоянии цепочки, связывающие выходы дешифратора и выходы ПЗУ, ток не проводят и связи между шинами k, l, m, n и Х, Y, Z отсутствуют. При этом со всех выходов X , Y , Z снимаются логические нули.

Пользователь на специальном устройстве – программаторе – создает нужные связи между шинами, подавая пробивные напряжения между определенными точками. При этом соответствующие диоды пробиваются, например VD2 (рисунок 9.28, б), и в дальнейшем могут рассматриваться как короткозамкнутые.

На рисунке 9.28, а кружочками показаны созданные постоянные связи, реализующие таблицу истинности комбинационного устройства с тремя выходами (таблица 9.10).

Таблица 9.10

Рисунок 9.28

Например, при комбинации входных логических переменных А=1, В=0 с выходов снимаются сигналы Х=0; Y=1; Z=0. Таким образом на ПЗУ можно реализовать нужную таблицу истинности комбинационного устройства, имеющего несколько выходов. Одна схема ПЗУ может заменить большое число логических микросхем малого и среднего уровня интеграции, поэтому ПЗУ могут эффективно использоваться для создания сложных комбинационных устройств. Кроме того, ПЗУ находят широкое применение как элементы постоянной памяти, в которые заносятся программы, управляющие работой микропроцессоров и однокристальных микроЭВМ.

9.2 Последовательностные цифровые устройства

Выше были рассмотрены комбинационные цифровые устройства, в которых имеется однозначная связь между входными и выходными сигналами, и отсутствуют элементы памяти.

В цифровой электронике существует еще одна группа устройств, содержащих элементы памяти. Поэтому их выходные сигналы в общем случае зависят не только от сигналов, приложенных к входам в данный момент времени, но и от сигналов, воздействующих на них ранее. Поскольку наличие памяти позволяет задавать последовательность выполнения определенных логических операций, то такие логические устройства называются последовательными или последовательностными [3, 11].

К ним, прежде всего, относятся триггеры, а также схемы, которые выполняются на их основе: регистры, счетчики, распределители, полупроводниковые запоминающие устройства (ЗУ) и другие.

Рассмотрим более подробно основные последовательностные цифровые устройства (ПЦУ).

9.2.1 Триггеры

Триггером называется устройство, имеющее два устойчивых состояния равновесия и способное под действием управляющих сигналов быстро (скачкообразно) переходить из одного состояния в другое. При включении напряжения питания и отсутствии внешних управляющих сигналов триггер произвольно занимает одно из двух состояний и может находиться в нем как угодно долго. Триггер является элементом памяти и способен хранить 1 бит информации.

Существует четыре разновидности схемной реализации (исполнения) триггеров:

1. На дискретных компонентах с использованием транзисторов (полупроводниковые импульсные триггеры).

2. На интегральных микросхемах операционных усилителей (триггеры Шмитта).

3. На логических элементах.

4. В виде специализированной интегральной микросхемы.

Первые две группы были рассмотрены в курсе “ЭМСТ (ч.2)”. Ниже остановимся более подробно на двух последних вариантах исполнения триггеров (на цифровых триггерах).

В зависимости от свойств, числа входов и функционального назначения цифровые триггеры можно разделить на несколько видов.

Прежде всего, следует различать нетактируемые (асинхронные) и тактируемые (синхронные) триггеры. Изменение состояния асинхронного триггера происходит сразу же после соответствующего изменения потенциалов на его управляющих входах.

В синхронном триггере переключение может произойти только в момент присутствия соответствующего сигнала на тактовом (синхро) входе.

Тактирование может осуществляться импульсом (потенциалом) или фронтом (перепадом потенциала). В первом случае, сигналы на управляющих входах оказывают влияние на состояние триггера только при разрешающем потенциале на тактовом входе. Во втором случае, воздействие управляющих сигналов проявляется в момент перехода единица-нуль или нуль-единица на синхровходе.

Существуют также универсальные триггеры, которые могут работать как в синхронном, так и в асинхронном режиме.

Основными типами триггеров в зависимости от функционального назначения являются:

- RS - триггеры;

- Т - триггеры;

- D - триггеры;

- JК - триггеры.

9.2.1.1 Триггеры на логических элементах

9.2.1.1.1 RS - триггеры

Делятся на асинхронные и синхронные.

9.2.1.1.1.1 Асинхронные RS - триггеры

Могут быть выполнены на логических элементах базисов ИЛИ-НЕ и И-НЕ.

Ниже показаны: принципиальная схема (рисунок 9.29, а), обозначение на электрических схемах (рисунок 9.29, б) и таблица истинности (таблица 9.11) асинхронного RS - триггера на логических элементах ИЛИ-НЕ.

А Б

Рисунок 9.29

В таблице 9.11 приняты следующие обозначения: R и S - сигналы на входах триггера; Qt – выходной сигнал триггера до поступления входных управляющих сигналов; Qt+1 – выходной сигнал после воздействия управляющих сигналов.

Таблица 9.11

Триггер называется асинхронным, т.к. он переходит в новое состояние немедленно после изменения комбинации входных сигналов. Входы S и R названы по первым буквам английских слов set – установка и reset – предустановка (сброс). Триггер устанавливается в единицу () при комбинации входных сигналов S =1, R =0. Сброс в нуль () происходит при S =0, R =1. Если S =R =0, то состояние схемы не меняется (Qt = Qt+1 ). Комбинация S =R =1, является запрещенной, т.к. положение триггера в этом случае не определено. В схеме выполняется условие возникновения скачков: баланс фаз (триггер содержит положительную обратную связь (ПОС)) и баланс амплитуд (суммарное усиление схемы больше суммарного затухания, вносимого пассивными элементами). Поэтому при изменении входных управляющих сигналов триггер быстро (лавинообразно) изменяет свое состояние. При включении питания и пассивном значении управляющих сигналов R =S =0 схема занимает произвольное положение (нулевое – или единичное – ).

Для проектирования RS - триггера могут быть использованы также логические элементы базиса И-НЕ.

Ниже показаны: принципиальная схема (рисунок 9.30, а), обозначение на электрических схемах (рисунок 9.30, б) и таблица истинности (таблица 9.12) асинхронного RS - триггера на логических элементах И-НЕ.

А Б

Рисунок 9.30

Таблица 9.12

Отличие этого триггера от предыдущего состоит в том, что активным значением управляющих сигналов является логический нуль, а пассивным – логическая единица.

9.2.1.1.1.2 Синхронные RS - триггеры

В результате явления “состязаний” (“гонок”) на входах асинхронного RS - триггера временно могут появляться ложные комбинации, которые вызовут ошибочные срабатывания (переключения) схемы и будут ложно зафиксированы логическим устройством обработки выходных сигналов триггера. Для устранения этого недостатка используют синхронные RS-триггеры, содержащие дополнительный тактовый (синхро) вход.

Синхронные RS - триггеры делятся наодноступенчатые (однотактные) и двухступенчатые (двухтактные).

Ниже показаны: обозначение на электрических схемах (рисунок 9.31,а) и принципиальные схемы (рисунок 9.31, б, в) однотактного синхронного RS-триггера.

А Б

В

Рисунок 9.31

Однотактный синхронный RS-триггер (рисунок 9.31, б, в) включает асинхронный RS-триггер DD3 и два дополнительных логических элемента DD1, DD2: И (рисунок 9.31, б) или И-НЕ (рисунок 9.31, в). Более предпочтительной является вторая схема (рисунок 9.31, в), т.к. она содержит элементы одного базиса И-НЕ (см. рисунок 9.30).

Однотактный (одноступенчатый) синхронный RS-триггер (рисунок 9.31) тактируется (синхронизируется) потенциалом или единичным импульсом на входе С.

Часто нужно осуществлять переключение триггера перепадом потенциала на его синхровходе С из 1 в 0 или из 0 в 1 (срезом или фронтом входного импульса). Синхронный RS-триггер, обладающий такой способностью, называется двухступенчатым (двухтактным).

Ниже показаны: обозначение на электрических схемах (рисунок 9.32, а) и принципиальная схема (рисунок 9.32, б) двухтактного синхронного RS-триггера, переключающегося перепадом из 1 в 0 на динамическом тактовом (синхро) входе.

А Б

Рисунок 9.32

Триггер выполнен на двух однотактных синхронных RS-триггерах, рассмотренных выше, и инверторе DD3. Вход С (рисунок 9.32, а) называется динамическим, т.к. активным сигналом на нем является перепад из 1 в 0. Переключение триггера происходит за два такта: в первом такте входная информация записывается в первый триггер DD1, а состояние второго триггера DD2 не изменяется, т.к. на его синхровход с выхода инвертора подается нулевой импульс. Во втором такте в момент окончания единичного импульса на входе (при перепаде из 1 в 0) с выхода инвертора на синхровход триггера DD2 начинает поступать единичный потенциал и информация из первого триггера DD1 переписывается во второй DD2. Таким образом, состояние выхода меняется лишь в момент перепада из 1 в 0 входного синхросигнала.

Ниже показаны: обозначение на электрических схемах (рисунок 9.33, а) и принципиальная схема (рисунок 9.33, б) двухтактного синхронного RS-триггера, переключающегося перепадом из 0 в 1 на динамическом синхровходе.

А Б

Рисунок 9.33

9.2.1.1.2 Т-триггеры (триггеры со счетным входом)

Такой триггер содержит счетный вход, обозначаемый буквой Т , и переключается каждым импульсом на этом входе (счетным импульсом).

Ниже показаны: обозначение на электрических схемах (рисунок 9.34, а) и принципиальная схема (рисунок 9.34, в) Т-триггера, переключающегося перепадом из 1 в 0 каждого входного импульса.

А Б

В

Рисунок 9.34

Триггер выполнен на основе двухтактного синхронного двухступенчатого RSC-триггера с динамическим синхровходом, охваченного двумя обратными связями.

В момент среза счетных входных импульсов триггер переключается в противоположное состояние . На рисунке 9.35 приведены временные диаграммы, поясняющие работу Т-триггера. Исходное состояние схемы – единичное (UQ = 1). Срезом каждого счетного импульса выходной сигнал меняет свое значение. Период выходных импульсов ТВЫХ = 2ТВХ , а частота следования fВЫХ = fВХ / 2, т.е. Т-триггер делит входную частоту на 2.

Рисунок 9.35

На рисунке 9.34, б приведено обозначение на электрических схемах Т-триггера, переключающегося перепадом из 1 в 0 на счетном входе.

9.2.1.1.3 D-триггеры (триггеры задержки)

Содержат информационный (D ) вход и тактовый (синхро, С ) вход (рисунок 9.36).

А Б

Рисунок 9.36

Существуют однотактные D-триггеры (рисунок 9.36, а), которые переключаются потенциалом или импульсом на тактовом входе, и двухтактные D-триггеры, которые переключаются динамическим сигналом (перепадом), например, из 1 в 0 (рисунок 9.36, б).

Ниже показаны: принципиальная схема (рисунок 9.37, а) и временные диаграммы работы (рисунок 9.37, б) однотактного D-триггера, выполненного на однотактном синхронном RS-триггере (RSC-триггере - DD1) и логическом элементе DD2.

А Б

Рисунок 9.37

В момент прихода тактового импульса D-триггер переключается в состояние, определяемое сигналом на информационном входе D , т.е. схема запоминает сигнал на входе D в момент поступления синхроимпульса (Qt+1 = D ) и хранит его до следующего тактового импульса. Задержка равна интервалу времени между моментами прихода информационного сигнала на D -вход и поступлением синхросигнала на С -вход: tзад1 = t2 - t1 ; tзад2 = t4 - t3 (рисунок 9.37, б). D-триггеры широко применяются в качестве элементов памяти, способных хранить 1 бит информации.

Ниже показаны: обозначение на электрических схемах (рисунок 9.38, а) и принципиальная схема (рисунок 9.38, б) двухтактного D-триггера, переключающегося перепадом из 1 в 0 на динамическом синхровходе С .

А Б

В

Рисунок 9.38

Триггер выполнен на основе двух однотактных RSC-триггеров (DD1, DD2) и двух инверторов (DD3, DD4).

D-триггер можно использовать в качестве триггера со счетным входом (Т-триггера), если соединить его выводы как показано на рисунке 9.38, в.

9.2.1.1.4 JK-триггеры

Является наиболее универсальным среди синхронных триггеров.

Ниже показаны: обозначение на электрических схемах (рисунок 9.40, а), принципиальная схема (рисунок 9.40, б), таблица истинности (таблица 9.13) и временные диаграммы работы (рисунок 9.40, в) двухтактного синхронного JK-триггера, переключающегося перепадом из 1 в 0 на динамическом синхровходе С .

А Б

В

Рисунок 9.40

Таблица 9.13

№ набора	J	K	C	Qt+1
0	0	0		Qt
1	0	1		0
2	1	0		1
3	1	1

Рассмотрим работу JK-триггера. Исходное состояние схемы - нулевое (UQ = 0 ) (рисунок 9.40, в). При поступлении среза первого тактового импульса (момент t1 ) сигнал на J -входе равен 1, а на К -входе - 0. Поэтому триггер переключается в единичное состояние. Срезом второго тактового импульса схема переключается в нулевое состояние (момент t2 ), т.к. в это время J=0, а К=1. В момент t3 оба управляющих сигнала J=K=0, поэтому состояние схемы не изменяется (Qt+1 = Qt ). При поступлении среза 4-го синхроимпульса (момент t4 ) J=K=1, поэтому триггер переключается в положение, противоположное исходному:

На основе универсального JK-триггера может быть построен ряд других триггеров.

Синхронный RS-триггер . Отождествим J=S и K=R. При запрете комбинации J=S=1 и K=R=1 таблица 9.13 сводится к таблице истинности RS-триггера (таблица 9.11). Поэтому рассмотренная схема (рисунок 9.40) может использоваться в качестве двухтактного синхронного RS-триггера.

Счетный Т-триггер. В нем используется только 4-я строка таблицы 9.13. Для этого входы J и K присоединяются к потенциалу, соответствующему логической единице: J=K=1 (рисунок 9.41, а).

А Б

Рисунок 9.41

D-триггер. В этом триггере , т.е. помимо тактового имеется только один вход D (рисунок 9.41, б). Из таблицы 9.13 (2-я и 3-я строки) видно, что в D-триггере Qt+1 = D , т.е. последний запоминает сигнал на входе D в момент среза тактового импульса и хранит его до следующего синхросигнала.

9.2.1.2 Триггеры в интегральном исполнении

В современных сериях ИМС существует большое число различных триггеров.

Ниже в качестве примера показаны обозначения двух широко используемых триггеров, выпускаемых в виде интегральной микросхемы (рисунок 9.42). Микросхема К555 ТМ2 включает два D-триггера с дополнительными S и R входами для установки схемы в исходное состояние (рисунок 9.42, а). Активными сигналами на S и R входах являются низкие уровни напряжений (логические нули).

Микросхема К555 ТВ1 (рисунок 9.42, б) содержит один JK-триггер, включающий два асинхронных R и S входа для установки схемы в исходное состояние и два дополнительных трехвходовых конъюнктора, включенных на J и K входах. Дополнительные элементы И реализуют логические функции

J = J 1. J 2. J 3 , K = K 1. K2. K3 .(9.19)

Рисунок 9.42

Это расширяет возможности JK-триггера, например, упрощает построение синхронных счетчиков на подобных микросхемах.

9.2.2 Регистры

Регистрами называют последовательностные цифровые устройства, предназначенные для запоминания многоразрядных цифровых кодов и выполнения над ними некоторых логических преобразований. Основу регистров составляют триггеры, количество которых равно числу разрядов цифрового кода. Один триггер хранит 1 бит информации (один двоичный разряд), соответственно N-разрядный регистр способен хранить N бит информации. Кроме триггеров регистры содержат вспомогательные схемы, обеспечивающие прием кода в регистр, выдачу кода из регистра, сдвиг кода вправо или влево на требуемое число разрядов, преобразованиепараллельного кода в последовательный и наоборот, выполнение над отдельными разрядами регистра логических операций, например, И, ИЛИ, исключающее ИЛИ, установку регистра в начальное состояние (“СБРОС”) и др.

В зависимости от способа ввода и вывода разрядов числа регистры делятся на:

параллельные;

последовательные;

последовательно-параллельные;

параллельно-последовательные.

9.2.2.1 Параллельные регистры

В таких регистрах ввод и вывод информации осуществляется в параллельной форме – одновременно всех разрядов.

Рисунок 9.43

В зависимости от числа входных и выходных каналов параллельные регистры делятся на однофазные (каждый разряд передается по одному каналу в прямом коде) и парафазные (разряды передаются по двум каналам в прямом и обратном кодах).

На рисунке 9.43 показан пример двух параллельных регистров с парафазным вводом-выводом, выполненных на однотактных синхронных RSC-триггерах.

Рисунок 9.44

При парафазном обмене информацией на R ,S входах любого триггера всегда присутствует комбинациясигналов Xi =1, , либо , устанавливающая его в требуемое состояние независимо от того, в каком состоянии этот триггер находился до этого, т.е. установка регистра в исходное состояние не требуется.

Под действием сигнала ПРМ Рг1 (прием в регистр 1) n -разрядный код записывается в регистр Рг1, а сигналом ПД Рг2 (передача в регистр 2) – передается в Рг2.

На рисунке 9.44 показан параллельный регистр, с однофазным обменом информации, выполненный на асинхронных RS-триггерах и конъюнкторах.

Так как информационные сигналы, поступающие только на S входы, не могут установить соответствующие триггеры в состояние 0 (из-за чего число может быть записано с ошибкой), то перед записью все триггеры регистра обнуляются сигналом “СБРОС”.

Следует отметить, что данная особенность характерна только для регистров с однофазной записью, выполненных на RS-триггерах. Если в качестве элемента памяти использовать D-триггеры, то их предварительное обнуление при однофазной записи не требуется (рисунок 9.45).

Рисунок 9.45

9.2.2.2 Последовательные (сдвигающие) регистры

В таких регистрах триггеры соединены последовательно, и число вводится и выводится последовательно разряд за разрядом (рисунок 9.46).

Рисунок 9.46

Рассматриваемый в примере последовательный регистр выполнен на D-триггерах. Записываемое в него число поступает по одному общему информационному входу Х в последовательном коде (значения разрядов передаются последовательно друг за другом). При поступлении первого импульса сдвига на синхровходы в каждом триггере записывается значение логического сигнала на его входе: Q 0 t +1 = X ; Q 1 t +1 = Q 0 t ; Q 2 t +1 = Q 1 t .

Эта информация хранится до поступления второго импульса сдвига, после чего записанный перед этим код сдвинется вправо на один разряд, а в триггер Тг0 запишется новое значение входного информационного сигнала. Третий импульс сдвига вновь сдвинет содержимое регистра вправо на один разряд и запишет в Тг0 информационный бит.

Сказанное иллюстрируют временные диаграммы работы, на которых предполагается, что все триггеры регистра находятся в нулевом исходном состоянии (рисунок 9.47).

Рисунок 9.47

Анализируя работу последовательного регистра можно отметить следующее:

1) поступившее на вход Х регистра число 101 после третьего импульса на входе С оказываетсязаписанным в разрядах триггера: Q 3 =1, Q 2 =0, Q 1 =1. В общем случае, n - разрядный регистр заполняется n - разрядным числом за n тактовых импульсов;

2) поступивший на вход Х последовательный код преобразуется в регистре в параллельный код, и записанное число может быть считано с выходов триггеров Q3, Q2, Q1 параллельно (одновременно);

3) с поступлением каждого тактового импульса на вход С записанная в регистр информация сдвигается (движение происходит от входа к выходу), поэтому последовательный регистр называется сдвигающим регистром (регистром сдвига );

4) информация, записанная в последовательный регистр, может быть считана с его выхода (на рисунке 9.46 – Q2 ) в последовательном коде. Для этого после записи данных в регистр необходимо вновь подавать тактовые импульсы на вход С . Число поразрядно будет появляться на выходе (Q2 на рисунке 9.46) и оттуда может приниматься считывающим устройством.

Последовательный регистр осуществляет не только запись и хранение информации, но и преобразование формы ее представления.

9.2.2.3 Регистры сдвига

Эти регистры широко применяются в микропроцессорах, однокристальных микро ЭВМ, устройствах управления для сдвига записанной в них информации влево и вправо на заданное количество разрядов. Сдвиг кодов может использоваться при выполнении операций умножения и деления. Известно, что сдвиг двоичного числа влево на один разряд эквивалентен умножению на два, а сдвиг вправо на один разряд – делению на два. При этом разряды, выходящие за пределы разрядной сетки, теряются, а в освободившиеся в процессе сдвига младшие разряды записываются нули. На рисунке 9.48 приведена схема трехразрядного регистра сдвига вправо на двухтактных D-триггерах, содержащих S-входы для записи исходного числа (а0 – МЗР ДК, а а2 – СЗР ДК).

Рисунок 9.48

Если, например, записать в регистр двоичное число 110В=6D и подать на С - вход один импульс сдвига, то после этого схема займет состояние: Q2 =0, Q1 = Q0 = 1, что соответствует числу 3. Т.е. произошло деление исходного числа шесть на два.

Если соединить выход крайнего правого разряда регистра с входом крайнего левого разряда, то получим схему кольцевого (циклического) регистра сдвига.

9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры

Эти устройства выполняются на основе последовательного регистра, дополненного соответствующей логикой, и предназначены для преобразования последовательного кода в параллельный и наоборот.

В последовательно-параллельный регистр информация записывается в последовательном многоразрядном коде, а затем параллельно считывается со всех разрядов сигналом управления.

В параллельно-последовательный регистр данные записываются параллельно во все разряды, а считывание информации осуществляется в последовательной форме разряд за разрядом.

9.2.2.5 Регистры в интегральном исполнении

В современных сериях ИМС широко представлены разнообразные регистры. Рассмотрим в качестве примера один из них - К555ИР1, представляющий 4-разрядный универсальный регистр (рисунок 9.49, а, б). Эта микросхема содержит четыре тактируемые перепадом из 1 в 0 D-триггера, соединенные последовательно с помощью элементов И-ИЛИ. Если на вход V регистра подан сигнал “нуль”, то выход каждого предыдущего триггера через ячейку И-ИЛИ соединяется с входом D последующего. При этом импульсы, приходящие на тактовый вход С2 , будут каждый раз устанавливать последующий триггер в состояние, в котором до этого находился предыдущий. Вход I регистра, связанный с входом D первого триггера, служит для приема информации в последовательном коде. Перед приходом очередного тактового импульса на вход I должно подаваться новое значение входного двоичного разряда. После приема четырех бит последовательного кода соответствующий ему параллельный код может быть получен с выходов триггеров Q1...Q4 .

Запись в регистр информации в параллельной форме осуществляется с входов D1...D4 при подаче тактового импульса на вход С1 и значении управляющего сигнала V=1 . Устанавливая затем V=0 и подавая тактовые импульсы на вход С2 , можно осуществлять сдвиг записанного кода. При этом с выхода Q4 снимается последовательный двоичный код.

Рассматриваемые регистры могут использоваться для сдвига информации как вправо, так и влево (как реверсивные). Для этого необходимо попарно соединить выводы Q4 и D3 , Q3 и D2 , Q2 и D1 (рисунок 9.49, в). Вход V в этом случае играет роль переключателя направления сдвига. При V=0 и поступлении сигналов синхронизации на вход С2 последовательный код подается на вход I и осуществляется сдвиг вправо. Если V=1 , а последовательный код поступает на входD4 , то синхросигналами на входе С1 производится сдвиг кода влево.

Рисунок 9.49

Это ПЦУ, предназначенные для счета поступающих на их вход импульсов. В паузах между импульсами счетчик хранит в двоичном коде информацию о количестве уже поступивших импульсов. Максимальное число, которое может быть записано в счетчике, равно (2n-1 ), где n – число разрядов счетчика. Каждый разряд включает триггер. Наиболее просто счетчики строятся на триггерах со счетным входом (Т-триггерах).

Однако для их построения могут применяться не только триггеры со счетным входом, но также D- и JK-триггеры.

Основным параметром счетчика является модуль счета (коэффициент пересчета) Ксч , определяемый максимальным числом единичных сигналов, которое может быть посчитано. N-разрядный двоичный счетчик может находиться в состояниях 0, 1, 2,..., (2n-1). При поступлении на вход суммирующего счетчика 2n -й единицы он переходит из состояния (2n-1) в состояние 0. Следовательно, его модуль счета Ксч = 2n. Т. е. в зависимости от числа разрядов такой счетчик может посчитать 2, 4, 8, 16,... единиц и сформировать на выходе сигнал переноса. Через 2, 4, 8, 16... импульсов на входе, на выходе Q (или ) будет перепад из 1 в 0 или из 0 в 1, который сигнализирует о конце счета. Однако в ряде случаев требуется, чтобы коэффициент пересчета отличался от 2n . Широкое распространение получили, например, десятичные счетчики, для которых Ксч = 10 . Такой счетчик после каждого 10-го импульса возвращается в исходное состояние, формируя при этом на выходе сигнал переноса. Количество разрядов n счетчика с произвольным коэффициентом пересчета определяется из условия

2n-1 < Ксч < 2n . (9.20)

Очевидно, что для Ксч = 10 требуемое число разрядов n = 4 . Обычный двоичный четырехразрядный счетчик имеет 24 = 16 различных устойчивых состояний. Следовательно, для Ксч = 10 имеется N = 16 - 10 = 6 избыточных состояний, которые необходимо исключить.

Кроме значения модуля счета счетчики можно классифицировать еще по ряду признаков.

В зависимости от направления счета различают

суммирующие (с прямым счетом),

вычитающие (с обратным счетом),

реверсивные (с прямым и обратным счетом)

счетчики.

По способу организации схемы переноса различают счетчики с

последовательным ,

параллельным (сквозным),

параллельно-последовательным

переносом.

В зависимости от особенностей переключения отдельных триггеров счетчики делятся на:

асинхронные ,

синхронные .

9.2.3.1 Асинхронный суммирующий двоичный счетчик с последовательным переносом

В качестве примера рассмотрим 3-х разрядный счетчик, выполненный на двухтактных Т-триггерах с дополнительным R -входом для установки исходного нулевого состояния (рисунок 9.50).

Рисунок 9.50

На рисунке 9.51 показаны временные диаграммы работы схемы.

Рисунок 9.51

Подачей единичного сигнала на вход УИС все триггеры устанавливаются в исходное нулевое состояние. Срезом каждого входного импульса переключается триггер младшего разряда Тг1. Срезом сигналов UQ1 переключается триггер второго разряда Тг2. Срез импульсов на выходе Q2 вызывает переключение триггера третьего разряда Тг3 (рисунок 9.51).

Анализируя временные диаграммы можно сделать ряд выводов:

1) частота импульсов на выходе каждого триггера вдвое меньше частотыимпульсов на его входе. N -разрядный счетчик делит частоту входных импульсов в 2n раз. С наибольшей частотой, равной частоте входных импульсов, переключается входной триггер счетчика;

2) в момент, предшествующий переключению очередного триггера, все предыдущие разряды счетчика находятся в единичном состоянии;

3) восьмой импульс для трехразрядного счетчика (рисунок 9.51) является импульсом переполнения, которым все триггеры устанавливаются в нуль (счетчик “обнуляется”). Девятым импульсом счетчик вновь начинает заполняться;

4) максимальное число импульсов, которое может зафиксировать схема, равно (2n - 1). В нашем примере n = 3 и в счетчик можно записать 7 импульсов.

5) если использовать сигнал переноса, формируемый на выходе, то счетчик может посчитать 2 n импульсов. Если n=3, то Ксч=23=8.

Работу счетчика отражает таблица 9.14.

Таблица 9.14

Нетрудно заметить, что состояние триггеров (разрядов) представляет собой запись числа поступивших импульсов в двоичном коде.

В рассмотренном счетчике каждый последующий триггер переключается сигналом переноса, формируемым на выходе предыдущего разряда, поэтому схема называется счетчиком с последовательным переносом . Переключение отдельных триггеров происходит последовательно друг за другом (не одновременно, асинхронно), поэтому такой счетчик называется асинхронным.

9.2.3.2 Асинхронный вычитающий двоичный счетчик с последовательным переносом

Счетчик, работающий на вычитание, строится аналогично суммирующему, рассмотренному выше. Отличие состоит лишь в том, что на счетный вход триггера i-го разряда (i = 1, 2, 3,...(n-1), где n -число разрядов счетчика) подается сигнал с инверсного выхода предыдущего разряда, т.е. (рисунок 9.52).

Рисунок 9.52

Т-триггеры, на которых выполнена рассматриваемая схема, переключаются перепадом сигнала из 1 в 0 на входе. Это значит, что переключение триггера i-го разряда будет происходить при срезе импульса , т.е. при фронте Q i-1 (момент нарастания Q i-1 от 0 к 1). Работу вычитающего счетчика отражает таблица 9.15. В начале работы подачей единичных сигналов на установочные S -входы триггеров установлено исходное состояние счетчика Q1 =Q2 =Q3 =1.

Таблица 9.15

Каждым входным импульсом число, записанное в счетчик, уменьшается на единицу. Состояния разрядов счетчика представляют собой двоичную запись линейно-убывающих чисел. Следует обратить внимание, что если при поступлении очередного импульса в счетчике записаны нули, то очередным состоянием схемы будут все единицы.

9.2.3.3 Асинхронные реверсивные двоичные счетчики с последовательным переносом

Часто возникает необходимость, чтобы счетчики обладали способностью выполнять сложение или вычитание, т.е. были реверсивными .

В таких счетчиках объединяются схемы суммирующего и вычитающегосчетчиков. Реверсивные счетчики могут иметь два или один входа для подачи счетных сигналов.

Ниже показана схема реверсивного асинхронного счетчика имеющегоодин счетный вход (рисунок 9.53).

Рисунок 9.53

Единичным управляющим сигналом на входе +1 или -1 счетчик настраивается на работу в режиме суммирования (на входе +1 – единица, а на выходе -1 – нуль) или в режиме вычитания (на входе +1 – нуль, -1 – единица).

Асинхронные счетчики имеют простую структуру, но обладают рядом недостатков:

1) схема имеет сравнительно низкое быстродействие, т.к. при поступлении каждого счетного импульса триггеры переключаются последовательно и к i - му разряду переключающий сигнал проходит через (i-1 ) предыдущих. Поэтому интервал меду соседними входными импульсами должен превышать tпер∙(n-1), где tпер - время переключения одного триггера, а n - число разрядов счетчика.

2) в ходе переключения младшие разряды принимают уже новые состояния, в то время как старшие еще находятся в прежнем. Т.е. при смене одного числа другим счетчик проходит ряд промежуточных состояний, каждоеиз которых может быть ошибочно принято за двоичный код числа поступивших на вход импульсов.

Когда для устройства, в состав которого входит счетчик, отмеченные недостатки являются существенными, используют синхронные счетчики.

9.2.3.4 Синхронный счетчик со сквозным переносом

В таких счетчиках состояние триггеров изменяется одновременно под действием сигналов синхронизации на входах всех триггеров.

На рисунке 9.54 приведен суммирующий синхронный счетчик, выполненный на JK-триггерах.

Рисунок 9.54

В схеме с помощью конъюнкторов организован так называемый сквозной (параллельный) перенос. Его идея состоит в том, что сигнал переноса поступает на J , K входы последующих триггеров лишь в том случае, если предыдущие находятся в состоянии единица. Триггер Тг1 переключается каждым счетным импульсом, т.к. на его J и K входы постоянно подается единица. Остальные триггеры переключаются счетными импульсамипри следующих условиях: Тг2 - при Q1=1; Тг3 - при Q1=1; Q2=1; Тг4 - при Q1=1; Q2=1; Q3=1.

Недостатком описанного счетчика является необходимость иметь конъюнкторы с большим количеством входов, число которых возрастает с увеличением числа разрядов. Если число разрядов синхронного счетчика не превышает четыре, то схему можно реализовать без внешних конъюнкторов, используя JK-триггеры с входной логикой И.

Ниже показана схема суммирующего синхронного счетчика, у которого число разрядов равно трем (рисунок 9.55).

Рисунок 9.55

Аналогично может быть построен вычитающий синхронный счетчик со сквозным переносом (рисунок 9.56).

Рисунок 9.56

Реверсивный синхронный счетчик со сквозным переносом приведен на рисунке 9.57.

Рисунок 9.57

Схема содержит один источник сигналов счета и два управляющих входа для переключения счетчика на суммирование (+1) или вычитание (-1). На выходе счетчика, обозначенном >7, единичный сигнал появляется при поступлении седьмого импульса и переходе счетчика в состояние, в котором все триггеры установлены в 1. Следующим восьмым импульсом на этом выходе появляется сигнал переноса в следующий разряд в виде перепада из 1 в 0.

На выходе <0 единичный сигнал появляется при установке всех триггеров в нулевое состояние и приходе очередного вычитающего импульса. При этом все триггеры устанавливаются в единицу, а на выходе <0 появляетсясигнал заема в виде перепада из 1 в 0.

9.2.3.5 Десятичные счетчики

Как отмечалось ранее, в двоичных счетчиках коэффициент пересчета (счета), т.е. число различных устойчивых состояний, равен 2n , где n - число разрядов. Однако в ряде случаев требуется, чтобы коэффициент пересчета счетчика был отличным от этого значения. Широкое распространение получили, например, десятичные счетчики, для которых Ксч = 10 . Такой счетчик после каждого десятого импульса возвращается в исходное состояние, формируя при этом на выходе импульс переноса. Разрядность счетчика с произвольным коэффициентом пересчета (не равным 2n ) определяется из условия

2n-1 < Ксч < 2n. (9.21)

Очевидно, что для Ксч = 10 требуется число разрядов n = 4 . Поскольку двоичный 4-х разрядный счетчик имеет 16 различных устойчивых состояний, то для реализации схемы с Ксч = 10 необходимо исключить N = 16 - 10 = 6 избыточных состояний. Это можно осуществить путем введения обратных связей с выхода счетчика на единичные входы триггеров тех разрядов, которые в двоичномпредставлении числа N содержат единицы. Так, для N = 610 = 01102 сигнал обратной связи следует подать на единичные входы триггеров второго и третьего разрядов.

Рисунок 9.58

На рисунке 9.58 изображена функциональная схема, а в таблице 9.16 приведены состояния десятичного счетчика.

Одновибратор необходим, так как без него на выходе Q 4 после прихода каждого десятого импульса будет 0, а на – 1. Если эту единицу использовать как установку Тг2 и Тг3 в единицу, то при приходе очередного счетного импульса на S входе будет 1, чего допустить нельзя.

Таблица 9.16

Перед началом работы импульсом “сброс” счетчик обнуляется, а затем сигналом УИС в триггеры ТГ1, Тг3 записываются единицы, т.е. счетчик устанавливается в исходное состояние 01102 , что соответствует числу 6D . Послеприхода девятого импульса схема переключится в состояние 11112 , а затем очередной (десятый) импульс формирует на выходе (Q4 ) сигнал переноса (перепад из 1 в 0). Этим сигналом запускается одновибратор ОВ , формирующий короткий единичный импульс, который до прихода очередного счетного импульса вновь установит счетчик в исходное состояние 01102 .

Далее описанный процесс повторяется, и счетчик имеет 10 устойчивых состояний (Ксч = 10) и формирует на выходе сигнал переноса после прихода каждого 10-го импульса.

Рисунок 9.59

Рассмотренную схему (рисунок 9.58) можно упростить без изменения логики ее функционирования. Вместо одновибратора и двух дизъюнкторов вводится один четырехвходовый конъюнктор (рисунок 9.59), который обеспечивает установку счетчика в состояние 01102 вначале работы и при поступлении 10-го импульса, когда все триггеры переключаются в нулевое состояние.

Существует еще ряд способов исключения избыточных состояний, например, используя принудительное обнуление схемы при достижении счетчиком состояния, равного Ксч .

Схема десятичного счетчика, построенная по данному способу, показана на рисунке 9.60.

Рисунок 9.60

Перед началом счета сигналом УИС все триггеры счетчика устанавливаются в исходное нулевое состояние. При поступлении на счетный вход 10 импульсов навыходах Q2 и Q4 установятся единицы, благодаря чему единичным сигналом с выхода конъюнктора все триггеры вновь будут сброшены в 0. При этом на выходе счетчика (Q4 ) первый раз появится сигнал переноса (перепад из 1 в 0), свидетельствующий о том, что на вход счетчика пришло десять импульсов. Далее описанный процесс повторяется.

9.2.3.6 Счетчики в интегральном исполнении

В различных сериях интегральных микросхем широко представлены счетчики [3, 4]. В качестве примера рассмотрим ИМС К555ИЕ7, которая представляет собой двоичный 4-х разрядный реверсивный счетчик (рисунок 9.61).

Рисунок 9.61

Микросхема содержит два входа для счетных импульсов. Если счетчик работает как суммирующий, то счетные импульсы подаются на вход С+, а если как вычитающий – то на С-, причем на неиспользуемом счетном входе должно быть напряжение высокого уровня. В качестве очередного счетного импульса на одном из входов С+ или С- воспринимается срез нулевого импульса (перепад из 0 в 1).

Счетчик содержит асинхронный вход установки в нуль R и входы параллельной записиисходной кодовой комбинации D1...D4 . Эта запись производится при наличиинулевых сигналов на входах R и V (загрузка).

На выходе >15 формируется сигнал переноса при суммировании входных импульсов, когда их число превышает 15, а на выводе <0 - сигнал заема привычитании, когда очередной импульс на вход С - поступает при нулевом состоянии счетчика. Эти сигналы представляют перепад из 0 в 1 и являются ответными на срез (перепад из 0 в 1) нулевых входных счетных импульсов.

Путем последовательного соединения четырехразрядных счетчиков К555ИЕ7 можно построить двоичные реверсивные счетчики с большим числом разрядов.

На рисунке 9.62 показан пример построения 8-разрядного реверсивного счетчика на двух 4-разрядных типа К555ИЕ7.

Рисунок 9.62

Счетчик содержит один счетный вход и два сигнала управления V + и V -, определяющие, в каком режиме предполагается использовать схему - в режиме суммирования (V+=1, V- =0) или вычитания (V+=0, V- =1). Для управления микросхемой К555ИЕ7, содержащей два счетных входа С + и С -, в устройство включены асинхронный RS-триггер (DD1 ) и два конъюнктора (DD2, DD3) .

При подаче единичного сигнала на вход V + (при V - =0 ) RS-триггерустанавливается в 1 и счетные импульсы через DD2 поступают на вход С + микросхемы СТ2 (DD4) . При поступлении единичного сигнала на вход V- (приV +=0 ) RS-триггер сбрасывается в нуль и счетные импульсы через DD3 подаются на вход С - микросхемы СТ2(DD4) . Когда рассматриваемая схема производит суммирование входных импульсов, то сигнал переноса (перепад из0 в 1) появляется на выходе >15 второй микросхемы СТ2(DD5) при поступлении на вход 256-гоимпульса (при условии, что счет начинался с нулевого значения). Сигнал заема на выходе <0 второй схемы СТ2(DD5) (перепад из 0 в 1) появляется припоступлении на счетный вход 256-го вычитающего импульса (при условии, что вычитание начиналось с единичных значений во всех разрядах). При этом происходит вычитание из нуля единицы, и все триггеры счетчика вновь устанавливаютсяв единицу.

9.2.4 Делители частоты

В делителях частоты входная периодическая последовательность импульсовделится на заданное число.

В качестве делителя частоты можно использовать счетчик, коэффициент пересчета которого Ксч определяет число, на которое делится частота входных счетных импульсов. Особенность делителя состоит в том, что он имеет один выход.

Коэффициент деления К дел=К сч может иметь постоянное или изменяемое (переменное) значение.

Делители с переменным коэффициентом деления (ДПКД) могут быть построены по различным схемотехническим вариантам. Например, с предустановкой исходного состояния, от которого ведется счет, до переполнения счетчика, либо с установкой заданного промежуточного значения, до которого, начиная с нулевого, ведется счет входных импульсов, а затем результат сбрасывается и начинаетсяновый счетный цикл. Примеры счетчиков работающих по описанным правилам рассмотрены в [3, 4].

Пример ДПКД, построенного по первому варианту (с предустановкой исходного состояния) приведены на рисунке 9.63.

Рисунок 9.63

Делитель выполнен на основе микросхемы четырехразрядного двоично/десятичного реверсивного счетчика К561ИЕ14. На входы предустановки D1...D4 подается код, соответствующий числу “лишних”состояний (24 - Кдел). Выход сигнала переноса Р соединяют через инвертор DD1 с управляющим входом V (загрузка). Сигналом 1 на этом входе число с входов D1...D4 записывается втриггеры счетчика. На входы +/- и 2/10 подаются единичные сигналы,настраивающие ИМС на работу в режиме суммирующего двоичного счетчика. Чтобы разрешить счет вход P o соединяют с землей (нулевым потенциалом). Подвоздействием входных импульсов на входе С счетчик-делительпоследовательно проходит состояния от исходного, предварительно установленного по входам D1...D4, до конечного, когда он заполняется единицами во всех четырех разрядах. Следующим импульсом после этого схема сбрасывается в нуль и формируется сигнал переноса на выходе Р . Этим сигналом разрешается запись в счетчик исходного кода и цикл вновь повторяется. С выхода схемы снимается последовательность импульсов с частотой

f вых = f вх / К дел. (9.22)

Для рассматриваемого устройства К дел принимает значения от 1 до 16.

На рисунке 9.64 приведен пример делителя, построенного по второму варианту.

Рисунок 9.64

Основу ДПКД составляет двоичный счетчик (DD2 ), который начинает счет с нулевого значения и продолжает работу до установленного промежуточного состояния, равного требуемому коэффициенту деления К дел . После этого счетчик вновь сбрасывается нуль и начинается новый цикл счета. Для определения момента достижения равенства кодов, определяющих промежуточное состояние счетчика и значение К дел , в схеме использован цифровой компаратор (DD1 ). В момент равенства кодов А=В на выходе компаратора появляется логическая единица, сбрасывающая счетчик в исходное нулевое состояние. Дополнительный триггер (DD3 ) необходим для исключения возможности сбоя при установке нулевого состояния СТ2 из-за разброса временных параметров триггеровсчетчика. Сигналом с выхода компаратора FА=В триггер устанавливается в 1 и поддерживает на входе R счетчика единичный сигнал на время, достаточное для сброса всех разрядов DD2. Следующим входным импульсом триггер сбрасывается в нулевое состояние.Если разброс временных параметров триггеров счетчика невелик, то DD3 можно исключить.

Делитель с постоянным коэффициентом деления можно построить проще. Для этого компаратор заменяют конъюнктором, на входы которого подают выходные сигналы с тех разрядов счетчика, которые в кодовой комбинации, соответствующей Кдел , имеют высокий уровень. Пример делителя с К дел = 9 показан на рисунке 9.65.

Рисунок 9.65

9.2.5 Распределители

ПЦУ, которое последовательно распределяет по выходам сигналы, поступающие на его вход, называется распределителем.

Ниже показаны: функциональная схема распределителя, выполненного на двоичном счетчике (DD1) и дешифраторе двоичного кода (DD2) (рисунок 9.66,а) и временные диаграммы, поясняющие его работу (рисунок 9.66,б).

Распределитель поочередно формирует импульсы на выходах.

Рисунок 9.66

10.СВЯЗЬ МП-РА И ОМЭВМ С АНАЛОГОВЫМ ОБЪЕКТОМ УПРАВЛЕНИЯ И С ПК

10.1 Структура типичной локальной микропроцессорной системы управления (ЛМПСУ)

Рассмотрим пример типичной локальной микропроцессорной системы управления (ЛМПСУ), структурная схема которой приведена на рисунке 10.1.

Рисунок 10.1

ЛМПСУ управляет определённым объектом управления (агрегатом) по нескольким параметрам, например, температура, давление, угол поворота, перемещение и др. Система названа локальной, т.к. управление вырабатывается и осуществляется на нижнем (локальном) уровне сложной иерархической системы управления, включающей множество различных агрегатов (объектов управления). Основным элементом ЛМПСУ является однокристальная микроЭВМ (ОМЭВМ) называемая ведомой, т.к. предполагается, что в сложной системе имеется множество подобных ведомых ОМЭВМ, управляющих отдельными агрегатами на локальном уровне. На более высоком уровне иерархии системы управления может находиться ведущая ОМЭВМ, которая на основе информации о состоянии отдельных агрегатов вырабатывает требуемые значения заданных управляющих воздействий для ведомых ОМЭВМ. Ведущая и ведомая ОМЭВМ могут быть связаны между собой, например, общим моноканалом.

ЛМПСУ поддерживает каждый из контролируемых параметров на заданном уровне. Информация о текущем значении параметров контроля снимается с датчиков (Д1…Д3) и проходит через нормирующие преобразователи (НП1…НП3), которые преобразуют диапазон изменения электрических сигналов, снимаемых с датчиков, к диапазону, который соответствует выбранному аналогово-цифровому преобразователю (АЦП). Так как информационные сигналы в большинстве систем управления – низкочастотные, то для подавления высокочастотных помех используются фильтры нижних частот (ФНЧ). Аналоговый мультиплексор поочерёдно подключает к АЦП один из нескольких аналоговых электрических сигналов, отображающих текущие значения контролируемых параметров. В случае, если за время преобразования АЦП, изменение выходного сигнала соответствует изменению выходного двоичного кода больше, чем на единицу младшего значащего разряда (МЗР), то для уменьшения появляющейся при этом так называемой “апертурной” погрешности, в систему включают устройство выборки-хранения (УВХ). УВХ запоминают мгновенные значения входных аналоговых сигналов в момент выборки и поддерживают их постоянными на входе АЦП в течение времени преобразования последнего. С выхода АЦП информация в параллельном двоичном коде поступает в ведомую ОМЭВМ, которая сравнивает текущее значение контролируемого параметра с заданным значением и вырабатывает управляющее воздействие в соответствии с сигналом рассогласования и выбранным законом управления (П, ПИ, ПИД и др.). Сигналы управления, снимаемые с выхода одного из параллельных портов ОМЭВМ, запоминаются во внешних регистрах РГ1…РГ3. Для повышения нагрузочной способности выходов ОМЭВМ, в системе использован шинный формирователь (ШФ). Выходы РГ1…РГ3 через схемы согласования уровней ССУ1…ССУ3 связаны со входами цифро-аналоговых преобразователей ЦАП1…ЦАП3, формирующих аналоговые управляющие воздействия, направленные на устранение сигнала рассогласования и отрабатываемые аналоговыми исполнительными элементами (АИЭ1…АИЭ3). ССУ1…ССУ3 необходимы в тех случаях, когда уровни логических сигналов, снимаемых с выходов регистров, не соответствуют требуемым уровням сигналов на входе ЦАП. В качестве ССУ, как правило, используют логические элементы с открытым коллектором.

В общем случае, ЛМПСУ кроме аналоговых датчиков и исполнительных элементов могут содержать цифровые датчики и дискретные исполнительные элементы (рисунок 10.1).

10.1.1 Назначение и схемная реализация отдельных узлов ЛМПСУ

10.1.1.1 Аналоговый мультиплексор (АМПС)

АМПС используется для поочередной передачи текущего значения одного из трех аналоговых контролируемых параметров на вход УВХ и АЦП. Для этого может быть, например, использована микросхема К561КП1.

На рисунке 10.2 приведено обозначение этой микросхемы на электрических схемах и поясняется, каким образом АМПС связан с другими частями ЛМПСУ. Рассматриваемое устройство относится к классу мультиплексоров-селекторов (мультиплексоров-демультиплексоров). Микросхема содержит два мультиплексора-селектора. В нашем примере использована половина микросхемы в качестве мультиплексора. В зависимости от значений адресных сигналов, поступающих от ОМЭВМ на входы V1, V2, в мультиплексоре образуется сквозной низкоомный канал между выходом Fa и одним из входов A1, A2, A3, на которые подаются информационные сигналы от ФНЧ. С выхода Fa выбранный сигнал поступает на вход УВХ.

Рисунок 10.2

10.1.1.2 Устройство выборки-хранения (УВХ)

УВХ предназначено для запоминания мгновенного значения входного аналогового сигнала в момент выборки и поддержания этого значения на постоянном уровне в течении времени преобразования информации в АЦП. Подобное устройство необходимо применять в тех случаях, когда за время преобразования информации в АЦП изменение его входного аналогового сигнала эквивалентно дискретному изменению выходного сигнала больше, чем на единицу младшего значащего разряда (МЗР). В качестве УВХ может быть, например, использована микросхема К1100СК2. На рисунке 10.3 приведено обозначение этой микросхемы на электрических схемах и поясняется, каким образом УВХ связано с другими частями ЛМПСУ. Длительность импульса записи информации в УВХ (импульса выборки) tзап (tв) при значении емкости хранения Схр=1нФ равно 5 мкс.

Рисунок 10.3

10.1.1.3 Аналого-цифровой преобразователь (АЦП)

АЦП выполняет преобразование аналогового напряжения в 8-разрядный параллельный двоичный код, который вводится в ОМЭВМ.

Рисунок 10.4

В качестве АЦП может быть использована, например, микросхема К1113ПВ1. На рисунке 10.4 приведено обозначение этой микросхемы на электрических схемах и поясняется каким образом АЦП связан с другими частями ЛМПСУ. Особенности взаимодействия АЦП и ОМЭВМ поясняет временная диаграмма работы АЦП (рисунок 10.5). Запуск АЦП производится переключением сигнала на входе START(СТАРТ) из логической единицы в нуль. В течении времени преобразования на выходе READY (ГОТОВНОСТЬ) присутствует логическая единица, а шина данных находится в третьем (высокоимпедансном) состоянии.

Рисунок 10.5

По окончании преобразования выходные сигналы на выводах данных D0..D9 переходят в активное состояние, а сигнал на выходе READY переключается из 1 в 0. Получив сигнал готовности, ОМЭВМ считывает (вводит) данные от АЦП и переводит сигнал на входе START в состояние 1 на время не менее 2 мкс. Этим осуществляется “сброс” АЦП, после которого может производится следующий “запуск” АЦП и т.д.

10.1.1.4 Ведомая однокристальная микроЭВМ (ОМЭВМ)

Ведомая ОМЭВМ вводит информацию о текущем состоянии объекта управления, производит сравнение этого состояния с заданным, вырабатывает сигналы рассогласования, реализует требуемые законы управления и выдает управляющие воздействия на исполнительные элементы. В качестве ведомой ОМЭВМ может быть использована, например, микросхема К1816ВЕ751. На рисунке 10.6 приведено обозначение этой микросхемы на электрических схемах и поясняется каким образом она связана с другими частями ЛМПСУ. С помощью цепочки С1, R1 производится автоматический “сброс” ОМЭВМ при включении напряжения питания.

Рисунок 10.6

10.1.1.5 Шинный формирователь (ШФ)

ШФ применяется для повышения нагрузочной способности выводов ОМЭВМ, которая для порта Р0 равна двум входам цифрового элемента типа ТТЛ. Поскольку выводы порта Р0 подключены к информационным входам трех регистров, то для усиления сигналов используется шинный формирователь. В качестве ШФ может быть, например, выбрана микросхема КР1533АП6. На рисунке 10.7 приведено обозначение этой микросхемы на электрических схемах и поясняется, каким образом ШФ связан с другими частями ЛМПСУ.

Рисунок 10.7

10.1.1.6 Регистры (Рг1...Рг3)

Параллельные регистры Рг1...Рг3 предназначены для запоминания значений управляющих воздействий по каждому из трех каналов. Эти воздействия выдаются из ОМЭВМ в параллельном двоичном коде и сопровождаются стробирующим сигналом, который записывает сформированное управляющее воздействие в требуемый регистр. Содержимое регистров остается неизменным до новой записи, которая инициируется подачей на соответствующий вход регистра стробирующего импульса.

В качестве регистров может быть использована, например, микросхема КР1533ИР23. На рисунке 10.8 приведено обозначение этой микросхемы на электрических схемах и поясняется, каким образом регистры связаны с другими частями ЛМПСУ.

Рисунок 10.8

10.1.1.7 Схемы согласования уровней (ССУ1...ССУ3)

ССУ1...ССУ3 необходимо применять в тех случаях, когда уровни напряжений логической единицы, появляющихся на выходах регистров и ограниченных значением источника питания +5В, не соответствуют диапазону входных напряжений логической единицы ЦАП, если последний питается, например, напряжением +15В. ССУ не осуществляют никаких логических преобразований и содержат выходы с открытым коллектором, которые через внешние коллекторные резисторы подключаются к напряжению питания, значение которого определяется требуемыми величинами уровней входных напряжений логической единицы ЦАП.

В качестве ССУ может быть, например, использована микросхема К555ЛН4. На рисунке 10.9 приведено обозначение этой микросхемы на электрических схемах и поясняется, каким образом ССУ связаны с другими частями ЛМПСУ.

Подобных микросхем в рассматриваемом примере (рисунок 10.1) требуется четыре, так как одна микросхема включает шесть повторителей с открытым коллектором, а общее количество логических сигналов, требующих преобразования уровней, равно 3х8 = 24.

Рисунок 10.9

10.1.1.8 Цифро-аналоговые преобразователи (ЦАП1...ЦАП3)

ЦАП1...ЦАП3 осуществяют преобразование цифровых управляющих сигналов, формируемых ОМЭВМ, в аналоговые управляющие воздействия, отрабатываемые аналоговыми исполнительными элементами (АИЭ1...АИЭ3).

В качестве ЦАП может быть, например, использована микросхема К572ПА1, схема включения которой показана на рисунке 10.10. Коэффициент передачи этого ЦАП: Кпер=10мВ/мзр, диапазон изменения выходного аналогового напряжения при 8-разрядном входном двоичном сигнале, подаваемом на входы D0...D7 ЦАП, составляет: Uвых.ан=0 ... 2,55 В.

Рисунок 10.10

10.2 Применение АЦП и УВХ при вводе аналоговой информации в МПС

Аналого-цифровые преобразователи (АЦП) представляют собой устройства, которые преобразуют входные аналоговые сигналы в соответствующие им цифровые сигналы, пригодные для работы с ЦВМ и другими цифровыми устройствами. АЦП широко применяются в устройствах дискретной автоматики, цифровых системах управления для преобразования аналоговых сигналов от датчиков в цифровую форму, в системах отображения информации для цифровой индикации, в системах передачи данных и многих других областях техники.

Различные по физической природе сигналы, снимаемые с датчиков и характеризующие контролируемый процесс, сначала преобразуются в электрический сигнал, а затем уже с помощью преобразователей “напряжение-код” в цифровые. На входе АЦП, как правило, присутствует постоянное или медленно изменяющееся напряжение, а с выхода снимаются данные в параллельном двоичном коде.

Методы построения АЦП делятся на последовательные, параллельные и последовательно-параллельные. Классификация типов АЦП и основные принципы их построения приведены в [24, 25, 36].

Различным методам построения АЦП соответствуют устройства, различающиеся по точности, быстродействию, помехозащищенности, сложности реализации и т.д. Одним из наиболее распространенных является метод последовательного приближения, применяемый в АЦП, ориентированных на использование в микропроцессорных системах (МПС), например, К1113 ПВ1; К572 ПВ3 [24, 25]. На рисунке 10.11 приведена упрощенная структурная схема АЦП последовательного приближения.

Рисунок 10.11

АЦП содержит регистр последовательного приближения (РПП), цифро-аналоговый преобразователь (ЦАП), аналоговый компаратор (АК) и генератор тактовых импульсов (ГТИ). После поступления импульса ПУСК на выходе старшего (n-1)-го разряда регистра последовательного приближения (РПП) появляется напряжение логической 1, а на остальных его выходах – логические нули. На выходе цифро-аналогового преобразователя (ЦАП) формируется напряжение Uцап»0,5*Uвхмах, которое на входах аналогового компаратора сравнивается со входным аналоговым напряжением Uвх. Аналоговый компаратор включает собственно аналоговый компаратор (САК) на микросхеме операционного усилителя (ИМС ОУ), схему формирования уровней (СФУ), которая преобразует разнополярные импульсы в цифровой сигнал, и инвертор. Если входное напряжение Uвх больше напряжения, снимаемого с выхода ЦАП, то на выходе САК появляется отрицательный импульс. СФУ преобразует его в нулевой цифровой сигнал. При этом с выхода инвертора АК снимается логическая единица, которая подается на вход D РПП. При поступлении на вход С РПП импульса от ГТИ сохраняется логическая 1 в старшем (n-1)-ом разряде и появляется 1 в (n-2) разряде. Если Uвх<Uцап, то с выхода АК снимается логический 0. Импульсом на синхровходе содержимое старшего (n-1) разряда РПП обнуляется, а в (n-2)-й записывается единица. Если после первого сравнения на выходах двух старших разрядов РПП содержатся две единицы (при первом сравнении Uвх>Uцап), то выходной сигнал ЦАП: Uцап»(0,5+0,25)Uвх.мах. На компараторе Uвх вновь сравнивается с этим напряжением и т.д. Так устанавливаются все разряды на выходе РПП до самого младшего. После выполнения последнего Nр-го сравнения, где Np – число разрядов выходного кода АЦП, цикл формирования выходного кода заканчивается. Состояние выходов РПП соответствует цифровому эквиваленту входного напряжения. Если, например, Uвх=Uвх. max, то комбинация выходного кода равна 111...11 (все единицы). В рассматриваемом АЦП время преобразования постоянно и определяется числом разрядов Np выходного двоичного кода и тактовой частотой fгти=1/Tгти; tпрб»Np*Tгти. Рассмотренные АЦП обладают достаточно высоким быстродействием при относительно простой структуре, поэтому находят широкое применение.

10.2.1 Расчет АЦП

В АЦП осуществляется квантование (дискретизация) по уровню и времени (рисунок 10.12).

Рисунок 10.12

На вход преобразователя поступает аналоговое напряжение Uвх, которое преобразуется в дискретную величину, определяемую в фиксированные моменты времени ближайшим к непрерывной величине уровнем квантования.

На выходе АЦП каждому дискретному значению соответствует комбинация двоичного кода, число разрядов которого обозначим буквой Np. Величина Np зависит от числа дискретных значений Nд на выходе АЦП, включая нулевое. Выбор Np производится в соответствии с соотношением:

(10.1)

Число дискретных значений (уровней квантования) зависит от погрешности квантования по уровню.

Абсолютная погрешность квантования по уровню:

(10.2)

где DU – величина шага квантования по уровню, равная

(10.3)

Из приведенного соотношения следует, что максимальная абсолютная погрешность равна половине шага квантования по уровню. Относительная погрешность квантования по уровню:

. (10.4)

В приведенной формуле из Nд вычитается единица, т.к. одним из дискретных значений является нулевое. Отсюда требуемое число дискретных значений, которое отражает нашу непрерывную функцию с заданной точностью определяется из выражения:

(10.5)

Например, при d отн £0,2% Nд должно быть не менее 251. Принимая Nд=256 определяем, что число разрядов Np в этом случае должно быть равно 8 (28=256). Если входная непрерывная величина изменяется, например, в диапазоне от 0 до 2,55 В, то величина шага квантования по уровню при Nд=256 равна DU=10 мВ; dабс. £5 мВ; dотн. £ 50/255 < 0,2%.

При проектировании АЦП важное значение имеет выбор величины шага квантования по времени Dt=Т. Значение Т определяет требуемое быстродействие АЦП и тракта обработки информации.

По теореме Котельникова значения Dt=T должно удовлетворять выражению:

,(10.6)

где f мах - частота высшей гармоники спектра входного сигнала АЦП.

Физически это выражение следует трактовать следующим образом: на один период максимальной гармоники входного аналогового сигнала необходимо взять не менее двух отсчетов при переходе к дискретной величине.

10.2.2 АЦП К1113 ПВ1

10.2.2.1 Описание микросхемы К1113 ПВ1

Микросхема К1113 ПВ1 (рисунок 10.13) представляет собойфункционально-законченный АЦП последовательного приближения с временем преобразования £30 мкс, рассчитанный на входные напряжения (0...10,23)В (униполярный сигнал) или (-5,12 ...+5,11)В (биполярный сигнал).

Переключение диапазонов входных напряжений производится по входу LZ. Если LZ=0, то преобразуются униполярные входные сигналы от 0 до 10,23В, если же LZ=1, то преобразователь работает в двухполярном режиме (Uвх = [-5,12...+5,11] В). Коэффициент передачи АЦП Кпер =.

Если использовать не все десять разрядов выходного двоичного кода рассматриваемого АЦП, то существует несколько вариантов его подключения. Например, если Np = 8, то можно подключить восемь выходов АЦП, соответствующих младшим разрядам. Остальные два разряда не подключаются. В этом случае коэффициент передачи Кпер =, а U вх.max=10∙255=2550мВ=2,55В. Если использовать восемь выходов АЦП, соответствующих старшим разрядам, то Кпер =, а Uвх.max=40∙255=10,2В.

Если Np =7, и выходной ДК снимается с семи старших выходов, то Кпер =, а Uвх.max =80∙127=10,16В.

Рисунок 10.13

Процесс аналого-цифрового преобразования осуществляется при нулевом сигнале на входе START(СТАРТ) (рисунок 10.5). Входной аналоговый сигнал подается на вход AIN. По окончании преобразования на выходе READY (ГОТОВНОСТЬ) появляется логический нуль. Одновременно с этим сигналом на информационных выходах D0...D9 устанавливается цифровой двоичный эквивалент входной аналоговой величины. Уровни выходных цифровых сигналов соответствуют уровням цифровых ТТЛ-схем. Для сброса текущего выходного кода преобразователя необходимо подать единицу (минимум на 2мкс) на вход START. В процессе сброса и преобразования на выходе READY присутствует логическая единица, а кодовые выходы АЦП находятся в высокоимпедансном состоянии. Сказанное отображают временные диаграммы работы АЦП, приведенные на рисунке 10.5. Для повышения точности преобразования АЦП имеет два отдельных земляных вывода: аналоговая земля (GNDA) и цифровая земля (GNDD). Разность потенциалов между ними должна быть £200мВ. Регулировку чувствительности АЦП можно производить с помощью переменного резистора (100...200 Ом), включаемого между источником входного сигнала Uвх и аналоговым входом AIN АЦП (рисунок 10.4). Для регулировки смещения нуля в пределах + 1/2 значения младшего значащего разряда (МЗР) можно включать переменный резистор (5...50 Ом) между выводом GNDA АЦП и внешней землей.

Микросхема выполнена по n-МОП технологии, питается от двух источников +5В и -15В и потребляет токи 10 и 18 мА соответственно.

10.2.2.2 Расчет микросхемы К1113 ПВ1

Выполним расчет абсолютной и относительной погрешности преобразования, а также максимально допустимую частоту высшей гармоники спектра входного сигнала для АЦП К1113 ПВ1. Количество разрядов выходного кода в этой микросхеме равно десяти (Nр=10), диапазон значений входного напряжения Uвхmax – Uвхmin = 10,23 В. Поэтому из выражений (10.1, 10.3) получим:

N д £ 210 = 1024;D U = 10,23/1023 = 10 mB.

Согласно (10.2) абсолютная погрешность преобразования такого АЦП будет не больше, чем 5 mB, т.е. d абс £ 5 mB, а относительная – не больше, чем (50 / 1023) [%], т.е. d отн £ (50 / 1023) » 0,049 %.

Величина шага квантования по времени, согласно рисунку 10.5, должна быть не менее, чем (tпрб.ацп + tсбр), т.е. не менее 32 мкс (т.к. для К1113 ПВ1 tпрб.ацп £ 30 мкс). А значит максимально допустимая частота высшей гармоники спектра входного сигнала для АЦП К1113 ПВ1, как следует из (10.6), будет равна fmax = 1 / [2*(tпрб.ацп + tсбр)] » 15,6 кГц.

10.2.2.3 Ввод данных от АЦП в МПС через ППИ в режиме 0

Структурная схема подключения АЦП К1113 ПВ1 к СШ МПС через ППИ КР580ВВ55А, работающем в режиме 0, приведена на рисунке 10.14.

Рисунок 10.14

Ввод данных осуществляется через порт А. Сигнал запуска АЦП формируется программно и выводится через бит РС0 порта С. После настройки ППИ на режим работы на выходе РС0 устанавливается логический 0.

После инвертора на вход START АЦП подается логическая 1. АЦП находится в нерабочем, а его цифровые выходы – в высокоимпедансном состоянии. Запуск АЦП осуществляется программной установкой РС0 в единицу. Информация о завершении аналого-цифрового преобразования, снимаемая с АЦП в виде сигнала , вводится в микропроцессор через бит РС7 порта С.

Схема алгоритма ввода информации от АЦП в МПС приведена на рисунке 10.15.

Рисунок 10.15

10.2.3 Устройство выборки и хранения (УВХ)

10.2.3.1 Обоснование применения УВХ

При аналогово-цифровом преобразовании быстро изменяющихся сигналов возникают динамические погрешности, которые определяются, во-первых, частотой и временем преобразования, а, во-вторых – апертурной погрешностью.

Погрешность, возникающая из-за несоответствия входного сигнала преобразованному цифровому значению, называется апертурной погрешностью АЦП. Это несоответствие возникает, если изменение входного сигнала в течение времени преобразования эквивалентно более чем единице младшего значащего разряда (МЗР). В этом случае, при быстро изменяющемся во времени входном сигнале создается неопределенность в том, каким в действительности было мгновенное значение входного сигнала в момент выборки.

Время между моментом фиксации мгновенного значения входного сигнала (моментом отсчета) и моментом получения его цифрового эквивалента называется апертурным временем.

Апертурная погрешность определяется приращением входного переменного во времени сигнала АЦП за время преобразования. Точное значение апертурной погрешности можно определить, разложив выражение для входного сигнала Uвх(t) в ряд Тейлора около точек отсчета, которое для i-й точки имеет вид

U вх (ti+ta) = U вх (ti) + t а . U` вх (ti) + (t а 2/2). U`` вх (ti) + ... (10.7)

В первом приближении апертурная погрешность может быть представлена в виде:

D Ua (ti) =U вх (ti+ta)-U вх (ti) » U`(ti). ta ,(10.8)

где ta – апертурное время, которое для рассматриваемого случая равно времени преобразования tпрб АЦП.

Предположим, например, что входной сигнал имеет синусоидальную форму: U вх( t ) = Um sin 2 p f . t .

Тогда апертурная погрешность равна D Ua ( ti ) = Um . 2 p f . t а. cos 2 p f . t .

Максимальное значение погрешности равно:

D Ua max(ti)=Um. 2 p f. t а . (10.9)

Если принять, что для Np - разрядного АЦП апертурная погрешность не должна превышать шага квантования по уровню D Uвх (рисунок 10.16), то между частотой сигнала f , апертурным временем tа и апертурной погрешностью имеет место соотношение:

.(10.10)

Разделив левую и правую части неравенства (10.10) на Um , получим:

.(10.11)

Например, если Np =8 , а время преобразования АЦП tпрб = 7,5 мкс, то частота входного сигнала не должна превышать 83 Гц. В этом случае апертурная погрешность не превышает единицы младшего значащего разряда двоичного кода на выходе АЦП.

Рисунок 10.16

Для уменьшения апертурной погрешности АЦП обычно используются устройства выборки и хранения (УВХ), включаемые между входом АЦП и выходом источника аналогового сигнала.

10.2.3.2 Принцип действия, схема и основные параметры УВХ

Работа УВХ основана на принципе фиксации мгновенного значения изменяющегося во времени входного сигнала Uвх(t) на время, необходимое для последующего преобразования в АЦП. УВХ имеет два режима работы: выборки и хранения. В режиме выборки (слежения) выходной сигнал УВХ с максимально возможной скоростью достигает значения преобразуемого сигнала Uвх(t) и затем отслеживает его до тех пор, пока не придет команда на хранение. С этого момента УВХ будет хранить (запоминать) на выходе мгновенное значение преобразуемого входного сигнала. Т.к. УВХ запоминает входной сигнал АЦП в момент времени, точно определяемый командой хранения, апертурное время и погрешность АЦП существенно снижается и определяется в основном апертурным временем УВХ – максимальным временем от момента подачи команды на хранение до момента начала перехода схемы в данный режим. Апертурное время УВХ обусловлено конечным временем переключения ключа, входящего в состав УВХ, при переходе схемы от выборки к хранению.

Схема простейшего УВХ показана на рисунке 10.17.

Рисунок 10.17

Размыкание и замыкание ключа определяется командным сигналом, поступающим от таймера. Когда ключ замкнут, выходной сигнал УВХ e 0( t ) изменяется в соответствии с входным сигналом es ( t ) .

Когда ключ разомкнут, значение выходного сигнала определяется напряжением на конденсаторе.

На рисунке 10.18 показаны типовые сигналы на входе и выходе простого УВХ в предположении, что сопротивление источника равно нулю. Временной интервал, в течение которого ключ замкнут, – время выборки р . На практике сопротивление RS отличается от нуля, и конденсатор будет заряжаться в соответствии с входным сигналом с постоянной времени RS·С. Более того, требуется конечное время на отработку командных сигналов.

Рисунок 10.18

Поэтому выходной сигнал УВХ может существенно отличаться от идеального, что определяется несовершенством устройства и его погрешностями.

На рисунке 10.19 показаны типичные входной и выходной сигналы реального УВХ.

Рисунок 10.19

На выходной сигнал УВХ влияют временные задержки и неидеальность фиксации. Основные параметры процессов, показанных на рисунке, могут быть определены следующим образом.

Время выборки (Та ) – определяется интервалом от момента поступления команды на выборку до момента, когда выходной сигнал станет равным входному с некоторой погрешностью (обычно ±1%).

Апертурное время (Тр ) – интервал от момента поступления команды на фиксацию до момента, когда ключ разомкнется. Оно определяется временем срабатывания переключающей схемы внутри УВХ. Для одного УВХ это время непостоянно, и обычно в технических данных указывается его среднее значение. Апертурное время типового УВХ может иметь значение »10 нс.

Время установления (ТS ) – период, необходимый для затухания колебаний до некоторой величины (определяемой допустимой погрешностью). При переходе к режиму фиксации возникает переходной процесс, обусловленный реактивными элементами в схемах цифровой логики. Время установления для типового УВХ может быть от нескольких наносекунд до нескольких микросекунд, в зависимости от требуемой точности.

Спад сигнала – медленное уменьшение выходного напряжения УВХ из-за токов утечки переключателя и буферного усилителя в течение времени фиксации.

Спад сигнала может быть существенно уменьшен, если на выходе УВХ включить буферный усилитель с высоким входным сопротивлением. Аналогично, можно включить буферный усилитель на входе УВХ для согласования его с источником входного сигнала. УВХ с буферными усилителями на входе и выходе показано на рисунке 10.20.

Рисунок 10.20

В цифровых системах операции выборки и хранения периодически инициируются таймерами. На рисунке 10.21 показаны процессы, протекающие в УВХ при постоянной частоте управляющих импульсов. Время между командными сигналами называется периодом квантования Т .

Рисунок 10.21

10.2.3.3 Функциональные возможности и схема включения микросхемы УВХ К1100СК2 (КР1100СК2)

Микросхемы серии К1100 (КР1100) и К1100СК2 (КР1100СК2) представляют собой устройство выборки и хранения аналогового сигнала (УВХ). По команде, поступающей на управляющий вход, они с высокой точностью запоминают мгновенное значение входного сигнала и в течении определенного времени поддерживают равное ему напряжение на выходе. Схемы предназначены для применения в цифровых системах совместно с аналого-цифровыми преобразователями для расширения частотного диапазона обрабатываемых сигналов.

Изображение корпуса микросхемы КР1100СК2 на сборочных чертежах приведено в [6].

Структура ИМС КР1100СК2 (рисунок 10.22) включает: схему управления электронным ключом (СУЭК), два операционных усилителя (DA1, DA2) и несколько вспомогательных пассивных электронных компонентов (диоды VD1, VD2 и резисторы R1, R2).

Рисунок 10.22

Назначение выводов ИМС:

1 – питание (+Uпит);

2 – балансировка напряжения сдвига нуля;

3 – вход УВХ;

4 – питание (-Uпит);

5 – выход;

6 – подключение емкости хранения;

7 – 2-й вход СУЭК;

8 – 1-й вход СУЭК.

Основные электрические параметры:

Типовая схема включения микросхемы КР1100СК2 показана на рисунке 10.23. В этой схеме балансировка напряжения смещения нуля в режиме выборки осуществляется резистором R2.

Рисунок 10.23

На рисунке 10.24 показана функциональная схема подсистемы ввода аналоговых сигналов в цифровую информационную систему с использованием УВХ типа КР 1102СК2.

По сигналам управления, поступающим от однокристальной микро ЭВМ (ОМ ЭВМ), мультиплексор подключает выбранный аналоговый сигнал ко входу УВХ. Последнее запоминает мгновенное значение этого сигнала и хранит его в течение времени преобразования АЦП.

Рисунок 10.24

10.2.4 АЦП MAX154

На современном рынке микросхем представлен широкий спектр СБИС АЦП, среди которых распространенными являются микросхемы фирмы «MAXIM».

Ниже рассмотрена одна из таких современных СБИС АЦП – MAX154, выполненная по КМОП технологии. Она представляет собой высокоскоростной четырехканальный АЦП, а также выполняет функции мультиплексора и УВХ.

10.2.4.1Описание микросхемы MAX154. Временные диаграммы и режимы работы

Преобразователь имеет встроенное устройство выборки-хранения, мультиплексор, внутренний формирователь опорного напряжения: 2.5В.

Рисунок 10.25

Диапазон аналогового входа: от 0В до 5В.

Питающее напряжение: +5В.

Время преобразования на каждый канал: 2.5 мкс.

Погрешность: 1/2 МЗР

Потребляемый входной ток: 15мA

Допустимый диапазон рабочих температур: от –40°С до +85°С.

Интерфейс с микропроцессором упрощен возможностью адресации микросхемы как области памяти или порта ввода/вывода без использования внешней логики. В качестве выхода используется регистр-защелка с третьим состоянием, что позволяет напрямую подключить микросхему к шине данных или портам ввода.

Внешний вид микросхемы приведен на рисунке 10.25, а описание выводов – в таблице 10.1.

Таблица 10.1 – Описание выводов микросхемы МАХ154

Таблица 10.2 отражает выбор входного канала адресными сигналами А1 и А0.

Таблица 10.2

Микросхема МАХ154 использует только два управляющих вывода: чтение - RD и выбор кристалла – CS. Операции чтения и преобразования инициируются низкими уровнями CS и RD, защелкивая адресные входы мультиплексора.

Функциональная схема MAX154 приведена на рисунке 10.26.

Рисунок 10.26

На входе схемы стоит четырехканальный аналоговый мультиплексор, который в зависимости от комбинации сигналов на адресных входах А0, А1 соединяет (коммутирует) один из аналоговых входов с устройством выборки-хранения, запоминающим входной сигнал и поддерживающим его практически неизменным в течении времени преобразования АЦП.

В АЦП использован «параллельно-последовательный» принцип преобразования. Два четырехразрядных параллельных АЦП служат для получения выходного 8-битного результата. Каждый из четырехразрядных АЦП содержит по пятнадцать компараторов, осуществляющих сравнение текущего значения входного сигнала с нормированными постоянными эталонными напряжениями. Величины этих напряжений зависят от значений опорных напряжений: VREF+ и VREF–, и отличаются друг от друга на величину Du, которая соответствует изменению выходного 4-разрядного ДК каждого АЦП на ±1мзр.

Вначале преобразования, используя 15 компараторов, верхний 4-битный АЦП старших 4-х разрядов сравнивает неизвестное входное напряжение с эталонными напряжениями и подает на выход 4-ре старших бита. Одновременно эти значения старших бит поступают на вход ЦАП, который формирует аналоговое напряжение, пропорциональное этому коду. Это напряжение вычитается из входного аналогового сигнала и полученная разность Du поступает на вход нижнего 4-битного АЦП, где сравнивается с эталонными напряжениями 15 компараторов для получения значений 4-х младших разрядов выходного ДК. На выходе MAX154 находится регистр-защелка с третьим состоянием, что позволяет напрямую подключать микросхему к шине данных или портам ввода.

Описание работы параллельного 4-х разрядного АЦП

Простейшая схема четырехразрядного АЦП дана на рисунке 10.26.1.

Рисунок 10.26.1

Преобразователи этого типа осуществляют одновременное квантование сигнала с помощью набора компараторов, включенных параллельно источнику входного сигнала. Пороговые уровни компараторов устанавливаются с помощью резистивного делителя, подключенного к источнику опорного напряжения U ОП в соответствии с используемой шкалой квантования. Число уровней квантования, а соответственно и число компараторов для n -разрядного АЦП равно 2n-1.

При подаче на такой набор компараторов сигнала U ВХ на их выходах имеет место дискретный сигнал, отображающий срабатывание отдельных компараторов. Так, например (см. рисунок 10.26.1) если входное напряжение не выходит за пределы диапазона от 2,5Du до 3,5Du (Du – шаг квантования), то компараторы с первого по третий устанавливаются в состояние 1, а компараторы с четвертого по пятнадцатый – в состояние 0. Для преобразования числа сработавших компараторов в двоичный код используется соответствующее кодирующее устройство. Состояния данного кодирующего устройства для четырехразрядного АЦП показаны в таблице 10.2.1

Таблица 10.2.1

*Входное напряжение дано в условных единицах: цифрами от 0 до 15 пронумерованы уровни квантования аналогового входного сигнала.

Кодирующее устройство (рисунок 10.26.1) реализовано с применением одного 15-ти входового логического элемента “ИЛИ-НЕ”; 14-ти элементов “запрет” и шифратора (преобразователя) 16-позиционного ”унитарного” кода в 4-х разрядный двоичный код.

Существует два режима работы микросхемы, которые определяются длительностью сигнала на входе RD.

Режим 0 (рисунок 10.27) инициализируется удержанием низкого значения сигнала чтения RD до завершения преобразования.

Рисунок 10.27

Он предназначен для микропроцессоров, которые могут быть переведены в состояние ожидания. В этом режиме преобразование начинается вместе с операцией чтения (низкий уровень CS и RD), и данные считываются, когда преобразование завершается. Логический ноль на входах CS и RD защелкивает адресные входы мультиплексора и инициирует преобразование. Выходы DB0-DB7 находятся в высокоимпедансном состоянии до окончания преобразования. Сигнал готовности RDY подключается ко входу READY/WAIT микропроцессора. RDY принимает логический ноль по спаду CS и переходит в высокоимпедансное состояние по окончанию преобразования, когда результат выдается на линии данных. Сигнал INT принимает значение логического нуля, когда преобразование заканчивается и логической единицы, когда сигнал на входе RD переходит в единичное состояние. Режим 1 (рисунок 10.28) не требует ожидания со стороны микропроцессора.

Рисунок 10.28

Операция чтения одновременно инициирует преобразование и чтение результатов предыдущего преобразования. Сигнал INT принимает значение логической единицы по фронту RD и логического нуля по окончанию преобразования. Вторая операция чтения необходима для считывания результатов предыдущего преобразования. Второй сигнал RD защелкивает новый адрес в мультиплексоре и инициирует следующее преобразование. Задержка в 2,5мкс должна соблюдаться между операциями чтения.

В нашем случае будем использовать режим работы 0, т.к. режим 1 требует длительность сигнала £600нс. Для выбранной ОМЭВМ эта длительность равна 1 мкс.

На рисунке 10.29 приведена передаточная характеристика MAX154.

Рисунок 10.29

10.2.4.2 Расчет АЦП MAX154

Микросхема MAX154 может измерять входной сигнал со скоростью изменения до 157 мВ/мкс.

Если входной сигнал изменяется по синусоидному закону

U вх . АЦП = Um × sin2 p f × t ,(10.12)

то скорость его изменения

(10.13)

При 2 p f × t = 0 значение скорости будет максимальным, а cos0 =1 .

В этом случае выражение (10.13) примет вид

.(10.14)

Подставляя вместо значение 157мВ/мкс, а также учитывая, что максимальное значение Um , которое может обрабатываться рассматриваемым АЦП, равно 2,5В, определим значение максимальной частоты:

Максимальная частота квантования по времени fmax ограничена временем преобразования tПРБ = 2мкс и временем между преобразования (временем сброса) tСБР =0,5мкс.Тогда

(10.15)

При использовании в АЦП MAX154 четырех каналов преобразования максимальная частота дискретизации на один канал равна

(10.16)

Это значение значительно превышает требования теоремы взятия отсчетов (теоремы Котельникова): частота дискретизации должна быть не менее, чем в два раза выше, чем максимальная частота изменения входного сигнала, которая по приведеным выше соображениям равна 10 кГц.

10.3 Применение ЦАП при выводе цифровой информации из МПС

Цифро-аналоговые преобразователи (ЦАП) предназначены для преобразования цифровых сигналов в аналоговые и служат для сопряжения цифровых и аналоговых устройств. Они широко используются для управления аналоговыми устройствами при помощи микроконтроллеров в таких отраслях техники, как системы управления технологическими процессами (исполнительные устройства программируемых станков, роботов и т.д.); дискретная автоматика; измерительная автоматика; и т.д.

Среди различных исполнений ЦАП широкое применение находит преобразователь с резисторной матрицей (РМ) R-2R и с суммированием токов. Его упрощенная структура приведена на рисунке10.30.

Рисунок 10.30

На инвертирующем входе операционного усилителя (ОУ) в соответствии с заданным значением входного двоичного кода суммируются токи, взвешенные по двоичному закону и пропорциональные значению опорного напряжения U оп . Входной ток матрицы I задается источником внешнего опорного напряжения и последовательно делится в узлах РМ R-2R по двоичному закону.

На входы а 0 , а 1 , ..., а n-1 поступают цифровые сигналы, соответствующие значению i-го разряда входного двоичного кода. Если на входе i-го разряда присутствует логическая единица, то ключ Кл переключается в верхнее положение и ток данной ветви резисторной матрицы поступает на инвертирующий вход операционного усилителя. Если на вход i-го разряда поступает логический нуль, то ключ переключается в нижнее положение, и данная ветвь матрицы R-2R подключается к общей шине.

Так как матрица резисторов является линейной цепью, ее работу можно проанализировать методом суперпозиции, т.е. вклад в выходное напряжение от каждого источника (разряда) рассчитать независимо друг от друга. Вклады от каждого разряда суммируются на входе ОУ и на выходе получается результат в виде напряжения.

10.3.1 Расчет ЦАП на матрице R-2R c суммированием токов

Рассмотрим работу ЦАП, если в старшем разряде ДК присутствует логическая единица, а в остальных разрядах – логические нули. Следовательно, ключ Клn-1 находится в верхнем положении и подключает ветвь РМ с резистором 2R ко входу ОУ, а остальные ключи находятся в нижнем положении и подключают остальные ветви матрицы к общей шине. Эквивалентная схема ЦАП для этого случая приведена на рисунке 10.31,а. Очевидно, что эквивалентное сопротивление РМ выше узла Мn-1 равно 2R. Так как потенциал инвертирующего входа ОУ близок к нулю, то входной ток I в узле Мn-1 делится на два равных тока I/2.

Для вывода выражения, определяющего выходное напряжение, примем, что ИМСОУ (DA) близка к идеальной, т.е. КU.ИМСОУ®¥; Rвх®¥, тогда DU®0, IИ®0. Выходное напряжение

(10.17)

Учитывая, что источник опорного напряжения Uоп нагружен сопротивлением Rн=2R || 2R=R , то , а соотношение (10.17) можно записать в виде

.(10.18)

Рассмотрим работу ЦАП, если на вход схемы поступает комбинация ДК: 010...00 В. В этом случае ключ Клn-2 включен в верхнее положение, а остальные ключи – в нижнее. Эквивалентная схема ЦАП примет вид, представленный на рисунке 10.31,б. Ток I/2 в узле Мn-2 опять делится пополам, поэтому выходное напряжение, обусловленное разрядом (n-2) равно:

(10.19)

Тоже самое происходит при поступлении единицы в других разрядах ЦАП.

Рисунок 10.31

Выражение для определения суммарного выходного напряжения от действия единиц во всех разрядах входного ДК примет вид:

(10.20)

Если обозначить значения i-х разрядов входного ДК аi, где аi равно 0 или 1, то выражение (10.20) примет вид:

(10.21)

Сомножитель является десятичным эквивалентом входного двоичного кода (представляет значение входного цифрового кода).

Рассмотренный преобразователь называют умножающим (перемножающим), потому что выходное напряжение пропорционально произведению значения опорного сигнала U оп на значение входного цифрового кода.

Максимальное значение выходного напряжения (напряжение в конечной точке шкалы (диапазона) при аi=1 во всех разрядах входного ДК определяется из выражения:

(10.22)

Минимальное напряжение на выходе ЦАП при аi=0 во всех разрядах кода равно:

(10.23)

Коэффициент передачи (величина шага квантования по уровню), т.е. расчетное приращение выходного напряжения при изменении входного кода на единицу младшего разряда (цена младшего значащего разряда (МЗР)) составляет:

(10.24)

10.3.2 ЦАП К572 ПА1

10.3.2.1 Описание микросхемы К572 ПА1

Микросхема ЦАП типа К572 ПА1 является универсальным структурным звеном для построения микроэлектронных ЦАП. Она находит широкое применение в различной аппаратуре благодаря малой потребляемой мощности, достаточно высокому быстродействию, небольшим габаритам и др. [25].

Микросхема (рисунок 10.32) выполнена в герметичном корпусе с 16-ю выводами типа 201.16-8 с двухрядным вертикальным расположением выводов.

Микросхема предназначена для преобразования 10-разрядного параллельного двоичного кода на цифровых входах в ток на аналоговом выходе, который пропорционален значениям кода и опорного напряжения. Она выполнена по КМОП технологии с поликремниевыми затворами [24, 25]. Нумерация и назначение выводов микросхемы:

1 – аналоговый выход;

2 – аналоговый выход;